JP3025321B2 - デジタル信号の可変長符号化・復号化装置 - Google Patents
デジタル信号の可変長符号化・復号化装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は各々が経路量子化手
段、可変長符号化手段およびバッファメモリを含む速度
制御手段を続けて具えるＮ個の並列経路に分割されたデ
ィジタル信号の可変長符号化装置に関連し、また可変長
復号装置にも関連している。
段、可変長符号化手段およびバッファメモリを含む速度
制御手段を続けて具えるＮ個の並列経路に分割されたデ
ィジタル信号の可変長符号化装置に関連し、また可変長
復号装置にも関連している。
【０００２】
【従来の技術】イタリーのTurin で1989年８月31日−９
月１日に行われた研究集会の会議録であるProceedings
of the Third International Workshop on HDTV, vol.I
II所載のM.Barbero, S.Cucchi, J.L.Hernand-Bailon に
よる“A flexible architecture for a HDVT codec bas
ed on DCT" という文献に、Ｎ個の並列可変長符号化経
路が備えられ、それには入力信号のデマルチプレクサ(d
emultiplexer) が先行し、装置の出力信号を供給するた
めのマルチプレクサが後続している、伝送すべき情報の
速度低減を意図している符号化システムが記載されてい
る。
月１日に行われた研究集会の会議録であるProceedings
of the Third International Workshop on HDTV, vol.I
II所載のM.Barbero, S.Cucchi, J.L.Hernand-Bailon に
よる“A flexible architecture for a HDVT codec bas
ed on DCT" という文献に、Ｎ個の並列可変長符号化経
路が備えられ、それには入力信号のデマルチプレクサ(d
emultiplexer) が先行し、装置の出力信号を供給するた
めのマルチプレクサが後続している、伝送すべき情報の
速度低減を意図している符号化システムが記載されてい
る。
【０００３】そのような装置の可能性と限界を規定する
前に、可変長符号化の後で固定速度を有するディジタル
信号の伝送経路の符号化動作を振り返ることは有用であ
る。米国特許第 4,394,774号はそのような伝送が遂行で
きる可変長符号化装置の１実施例を記載している。特に
該米国特許の第２図は、離散余弦変換回路(discretecos
ine transform circuit) 、正規化回路、量子化回路、
可変符号化回路および量子化回路に印加された制御信号
と、符号化装置の固定速度における出力信号とを供給す
る速度制御回路を続けて具える装置が記載されている。
そのような装置の記述を簡単にするために、「量子化回
路」はまた余弦変換、正規化および量子化機能を実行す
るサブアセンブリを意味するものと理解され、そして今
後参照するのはこの簡単化された記述である。
前に、可変長符号化の後で固定速度を有するディジタル
信号の伝送経路の符号化動作を振り返ることは有用であ
る。米国特許第 4,394,774号はそのような伝送が遂行で
きる可変長符号化装置の１実施例を記載している。特に
該米国特許の第２図は、離散余弦変換回路(discretecos
ine transform circuit) 、正規化回路、量子化回路、
可変符号化回路および量子化回路に印加された制御信号
と、符号化装置の固定速度における出力信号とを供給す
る速度制御回路を続けて具える装置が記載されている。
そのような装置の記述を簡単にするために、「量子化回
路」はまた余弦変換、正規化および量子化機能を実行す
るサブアセンブリを意味するものと理解され、そして今
後参照するのはこの簡単化された記述である。
【０００４】このようなやり方で形成された符号化装置
において、伝送チャネルに伝送すべき信号はまず量子化
回路を通る。この回路の出力信号は可変長符号化回路で
符号化され、この符号化の結果は速度制御回路のバッフ
ァメモリに印加される。この回路の出力で伝送チャネル
は上記のバッファメモリに蓄積されたディジタル信号を
固定周波数で抽出する。同時に、量子化ステップはバッ
ファメモリが決して完全に充填(fill)されもしなけれ
ば、あるいは完全に空(empty) にもならないようなやり
方でこのバッファメモリの充填状態により制御される。
バッファメモリが余りにも充満しようとする場合にはこ
のステップは増大され、それが余りにも早く空になろう
とする場合にはステップは低減される。この調整動作が
正確に処理できるために、バッファメモリは少なくとも
所与の蓄積容量値を有さなくてはならず、この値は今後
Ｃ、あるいは最小蓄積容量として参照されよう。
において、伝送チャネルに伝送すべき信号はまず量子化
回路を通る。この回路の出力信号は可変長符号化回路で
符号化され、この符号化の結果は速度制御回路のバッフ
ァメモリに印加される。この回路の出力で伝送チャネル
は上記のバッファメモリに蓄積されたディジタル信号を
固定周波数で抽出する。同時に、量子化ステップはバッ
ファメモリが決して完全に充填(fill)されもしなけれ
ば、あるいは完全に空(empty) にもならないようなやり
方でこのバッファメモリの充填状態により制御される。
バッファメモリが余りにも充満しようとする場合にはこ
のステップは増大され、それが余りにも早く空になろう
とする場合にはステップは低減される。この調整動作が
正確に処理できるために、バッファメモリは少なくとも
所与の蓄積容量値を有さなくてはならず、この値は今後
Ｃ、あるいは最小蓄積容量として参照されよう。
【０００５】そのような符号化装置の動作は何の問題も
示さないが、しかし利用可能な技術では周波数が制限さ
れ、かつ所望の周波数がこの制限周波数より高いという
事実は別である。この問題は一般に以下の態様で解決さ
れる。装置に望まれる理論的最大周波数と技術的に使用
できる実際の最大周波数との間に比Ｎが存在するから、
技術的解決法は入力信号を逆多重化(demultiplex) し、
それらをＮ個の並列経路に印加することである。これら
のＮ個の経路は同等であり、かつ独立しており、その各
々は上述の符号化装置として機能するが、しかし今回は
技術的に使用された周波数と両立する動作周波数であ
る。最初に述べられた文書に記載されているのはＮ個の
並列経路を有するそのような構造である。
示さないが、しかし利用可能な技術では周波数が制限さ
れ、かつ所望の周波数がこの制限周波数より高いという
事実は別である。この問題は一般に以下の態様で解決さ
れる。装置に望まれる理論的最大周波数と技術的に使用
できる実際の最大周波数との間に比Ｎが存在するから、
技術的解決法は入力信号を逆多重化(demultiplex) し、
それらをＮ個の並列経路に印加することである。これら
のＮ個の経路は同等であり、かつ独立しており、その各
々は上述の符号化装置として機能するが、しかし今回は
技術的に使用された周波数と両立する動作周波数であ
る。最初に述べられた文書に記載されているのはＮ個の
並列経路を有するそのような構造である。
【０００６】参照記号Ｆmax はそのような構造を動作さ
せるＮ個の経路の各々で実際に使用できる最大周波数を
示し、参照記号ＮＦmax ＝ＦMAX は符号化装置に望まし
い最大周波数を示し、そして参照記号ＮＣは周波数Ｆ
MAX で動作する通常の直列構造の場合の速度制御回路の
バッファメモリに不可欠な最小蓄積容量を示している。
Ｎ個の並列経路を有する構造の場合には、Ｎ個の経路の
各々に備えられたバッファメモリの最小蓄積容量は動作
周波数Ｆmax がＮ倍小さいという理由で理論的にＮＣ／
Ｎ＝Ｃに低減できる。
せるＮ個の経路の各々で実際に使用できる最大周波数を
示し、参照記号ＮＦmax ＝ＦMAX は符号化装置に望まし
い最大周波数を示し、そして参照記号ＮＣは周波数Ｆ
MAX で動作する通常の直列構造の場合の速度制御回路の
バッファメモリに不可欠な最小蓄積容量を示している。
Ｎ個の並列経路を有する構造の場合には、Ｎ個の経路の
各々に備えられたバッファメモリの最小蓄積容量は動作
周波数Ｆmax がＮ倍小さいという理由で理論的にＮＣ／
Ｎ＝Ｃに低減できる。
【０００７】実際には、ＮＣの容量を有する単一バッフ
ァメモリを備えることと等価な速度制御が容量Ｃを有す
るＮ個のバッファメモリで実行できないという理由でそ
のような値を採用することは不幸にして不可能である。
このように、Ｎ個の経路の各々で逆多重化と可変長符号
化した後では、このように符号化された情報はこれらの
経路に全く不均等に分布され、それ故、Ｎ個のバッファ
メモリに全く不均等に分布される。極限において、符号
化された全情報は単一経路に集中でき、一方、(N−1)個
の別の経路のいずれにも集中されず、それらのバッファ
メモリはもはや使用されないであろう。速度制御機能を
効率的に実現するために、このことはＮ個のバッファメ
モリの各々が想像するようにＮＣに等しいがＣには等し
くない最小蓄積容量を有すべきであるということを意味
している。この結果は符号化装置の等価バッファメモリ
がＮ×Ｎ×Ｃ＝N2C に等しい蓄積容量を有しており、す
なわちこの容量は蓄積容量がＮＣであるところの等価直
列構造の場合よりもＮ倍大きくなければならない。
ァメモリを備えることと等価な速度制御が容量Ｃを有す
るＮ個のバッファメモリで実行できないという理由でそ
のような値を採用することは不幸にして不可能である。
このように、Ｎ個の経路の各々で逆多重化と可変長符号
化した後では、このように符号化された情報はこれらの
経路に全く不均等に分布され、それ故、Ｎ個のバッファ
メモリに全く不均等に分布される。極限において、符号
化された全情報は単一経路に集中でき、一方、(N−1)個
の別の経路のいずれにも集中されず、それらのバッファ
メモリはもはや使用されないであろう。速度制御機能を
効率的に実現するために、このことはＮ個のバッファメ
モリの各々が想像するようにＮＣに等しいがＣには等し
くない最小蓄積容量を有すべきであるということを意味
している。この結果は符号化装置の等価バッファメモリ
がＮ×Ｎ×Ｃ＝N2C に等しい蓄積容量を有しており、す
なわちこの容量は蓄積容量がＮＣであるところの等価直
列構造の場合よりもＮ倍大きくなければならない。
【０００８】
【発明が解決しようとする課題】本発明の第１の目的は
等価直列構造の容量を近似する最小蓄積容量がＮ個の並
列可変長符号化経路を有する構造に対して簡単に得られ
る符号化装置を提供することによりこの欠点を救済する
ことである。
等価直列構造の容量を近似する最小蓄積容量がＮ個の並
列可変長符号化経路を有する構造に対して簡単に得られ
る符号化装置を提供することによりこの欠点を救済する
ことである。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、多重化された１つのビットストリームを受信してそ
れをＮ個の並列な経路上に分離するためのデマルチプレ
クサ手段を有し、また、それらの経路内に量子化手段
と；可変長の符号化手段と；バッファメモリを含む速度
制御手段と；を含むサブシーケンスを有するデジタル信
号を可変長符号化するための装置が、バッファメモリ
を、既に使われている容量の多寡により分類する手段
と；符号化された信号をその長短により分類する手段
と；符号化された信号のうち長さの長いものを使われて
いる容量の少ないバッファメモリに向かわせるルーティ
ング手段と；符号化された信号を遅延させる手段と；制
御手段と；を、上記サブシーケンス中に更に有すること
を特徴とする符号化装置に関連している。
は、多重化された１つのビットストリームを受信してそ
れをＮ個の並列な経路上に分離するためのデマルチプレ
クサ手段を有し、また、それらの経路内に量子化手段
と；可変長の符号化手段と；バッファメモリを含む速度
制御手段と；を含むサブシーケンスを有するデジタル信
号を可変長符号化するための装置が、バッファメモリ
を、既に使われている容量の多寡により分類する手段
と；符号化された信号をその長短により分類する手段
と；符号化された信号のうち長さの長いものを使われて
いる容量の少ないバッファメモリに向かわせるルーティ
ング手段と；符号化された信号を遅延させる手段と；制
御手段と；を、上記サブシーケンス中に更に有すること
を特徴とする符号化装置に関連している。
【００１０】本発明による可変長符号化装置の特定の実
施例では、入力信号のシーケンスを上記デマルチプレク
サ手段のＮ個の並列出力に与えられるＮ個のサブシーケ
ンスに分離するデマルチプレクサ回路、上記Ｎ個のサブ
シーケンスの各々の可変長符号化用のＮ個の並列経路、
およびこのように符号化されかつ上記のＮ個の経路の出
力に与えられる信号のＮ個のサブシーケンスを多重化す
る回路を続けて具え、上記の各経路は経路の入力信号を
量子化する回路、このように量子化された信号の可変長
符号化回路、およびバッファメモリにより上記のメモリ
と量子化回路を接続するフィードバック接続を関連付け
る速度制御回路を続けて具えるところの可変長符号化装
置が、 (A) Ｎ個の可変長符号化回路により構成された符号化サ
ブアセンブリの出力における、長さの関数として符号化
された信号を分類する回路、 (B) Ｎ個の速度制御回路により構成された速度制御サブ
アセンブリの出力における、メモリの充填状態に従って
バッファメモリを分類する回路、 (C) 上記符号化サブアセンブリと上記速度制御サブアセ
ンブリの間で、最大限に充填されているメモリに対応す
るバッファメモリの入力に最小の長さを有する信号に対
応する符号化された信号、最小限に充填されているメモ
リに対応するバッファメモリの入力に最長の長さを有す
る信号に対応する符号化された信号を制御回路に応じて
与えて、かつ、同様に、更に少なく充填されているメモ
リに対応するバッファメモリの入力の各々に更に大きい
長さを有する信号に対応する符号化された各信号を制御
回路に応じて与えるルーテイング回路、 (D) このサブアセンブリと上記経路選定回路の間の、上
記符号化サブアセンブリの出力に、各経路に対する遅延
回路を含み、対応するルーテイング指令に対応して符号
化された信号の同期を保証することを意図するところの
遅延サブアセンブリ、を更に有する。
施例では、入力信号のシーケンスを上記デマルチプレク
サ手段のＮ個の並列出力に与えられるＮ個のサブシーケ
ンスに分離するデマルチプレクサ回路、上記Ｎ個のサブ
シーケンスの各々の可変長符号化用のＮ個の並列経路、
およびこのように符号化されかつ上記のＮ個の経路の出
力に与えられる信号のＮ個のサブシーケンスを多重化す
る回路を続けて具え、上記の各経路は経路の入力信号を
量子化する回路、このように量子化された信号の可変長
符号化回路、およびバッファメモリにより上記のメモリ
と量子化回路を接続するフィードバック接続を関連付け
る速度制御回路を続けて具えるところの可変長符号化装
置が、 (A) Ｎ個の可変長符号化回路により構成された符号化サ
ブアセンブリの出力における、長さの関数として符号化
された信号を分類する回路、 (B) Ｎ個の速度制御回路により構成された速度制御サブ
アセンブリの出力における、メモリの充填状態に従って
バッファメモリを分類する回路、 (C) 上記符号化サブアセンブリと上記速度制御サブアセ
ンブリの間で、最大限に充填されているメモリに対応す
るバッファメモリの入力に最小の長さを有する信号に対
応する符号化された信号、最小限に充填されているメモ
リに対応するバッファメモリの入力に最長の長さを有す
る信号に対応する符号化された信号を制御回路に応じて
与えて、かつ、同様に、更に少なく充填されているメモ
リに対応するバッファメモリの入力の各々に更に大きい
長さを有する信号に対応する符号化された各信号を制御
回路に応じて与えるルーテイング回路、 (D) このサブアセンブリと上記経路選定回路の間の、上
記符号化サブアセンブリの出力に、各経路に対する遅延
回路を含み、対応するルーテイング指令に対応して符号
化された信号の同期を保証することを意図するところの
遅延サブアセンブリ、を更に有する。
【００１１】この実施例により、任意のバッファメモリ
を各量子化回路に接続する単一フィードバック接続のみ
を有することは可能でありかつ有利である。
を各量子化回路に接続する単一フィードバック接続のみ
を有することは可能でありかつ有利である。
【００１２】本発明の別の目的は、これまで述べたよう
に可変長符号化動作を受けた後でディジタル信号の効率
的かつ正確な復号を保証できる可変長復号装置を提供す
ることである。
に可変長符号化動作を受けた後でディジタル信号の効率
的かつ正確な復号を保証できる可変長復号装置を提供す
ることである。
【００１３】この目的のために本発明は、デジタル信号
を可変長復号する装置が、上記既に可変長符号化されて
いる信号は、経路インディケータを伴うデータブロック
に再グループ化され、上記可変長復号装置は、上記デー
タブロックを上記付随する経路インディケータの関数と
してルーティングするためのルーティング手段を、上記
逆量子化回路の外側に更に有することを特徴とする。
を可変長復号する装置が、上記既に可変長符号化されて
いる信号は、経路インディケータを伴うデータブロック
に再グループ化され、上記可変長復号装置は、上記デー
タブロックを上記付随する経路インディケータの関数と
してルーティングするためのルーティング手段を、上記
逆量子化回路の外側に更に有することを特徴とする。
【００１４】本発明による可変長復号装置の特定の実施
例では、入力信号のシーケンスをＮ個の並列出力に与え
られるＮ個のサブシーケンスに分離するデマルチプレク
サ回路と、上記各サブシーケンスの可変長復号用のＮ個
の並列経路とを順次に有して成り、上記Ｎ個の並列経路
の各々は、経路の入力信号を記憶するバッファメモリ
と、そうして量子化された信号の可変長復号回路と、そ
うして復号された信号の逆量子化回路と、を含むところ
の可変長復号装置において、上記ルーティング手段は、 (a) １個の入力とＮ個の出力とを持つＮ個のスイッチを
有し、該Ｎ個のスイッチのそれぞれのポジションは、各
ブロックに付随する上記経路インディケータを符号変換
するＮ個のエレメントにより定められるところのスイッ
チング回路、 (b) 上記の符号変換エレメントを再グループ化する符号
変換回路、 (c) 上記ルーティング手段のＮ個の入力と、上記スイッ
チング回路のＮ個のそれぞれの入力との間に、各経路に
付随するＮ個の遅延エレメントを持つ遅延回路、 (d) 上記付随する経路インディケータに従って配列され
るブロックの連続的なシーケンスを供給するために設け
られているところの、上記スイッチのＮ個の出力のうち
の１つにそれぞれ接続されるＮ個の入力を持つマルチプ
レクサ回路、を有することを特徴とする。
例では、入力信号のシーケンスをＮ個の並列出力に与え
られるＮ個のサブシーケンスに分離するデマルチプレク
サ回路と、上記各サブシーケンスの可変長復号用のＮ個
の並列経路とを順次に有して成り、上記Ｎ個の並列経路
の各々は、経路の入力信号を記憶するバッファメモリ
と、そうして量子化された信号の可変長復号回路と、そ
うして復号された信号の逆量子化回路と、を含むところ
の可変長復号装置において、上記ルーティング手段は、 (a) １個の入力とＮ個の出力とを持つＮ個のスイッチを
有し、該Ｎ個のスイッチのそれぞれのポジションは、各
ブロックに付随する上記経路インディケータを符号変換
するＮ個のエレメントにより定められるところのスイッ
チング回路、 (b) 上記の符号変換エレメントを再グループ化する符号
変換回路、 (c) 上記ルーティング手段のＮ個の入力と、上記スイッ
チング回路のＮ個のそれぞれの入力との間に、各経路に
付随するＮ個の遅延エレメントを持つ遅延回路、 (d) 上記付随する経路インディケータに従って配列され
るブロックの連続的なシーケンスを供給するために設け
られているところの、上記スイッチのＮ個の出力のうち
の１つにそれぞれ接続されるＮ個の入力を持つマルチプ
レクサ回路、を有することを特徴とする。
【００１５】本発明を添付図面を参照し、実例によって
詳細に説明する。
詳細に説明する。
【００１６】
【実施例】図１に示され且つ今後説明すべき本発明によ
る復号装置により取り扱われるような符号化された信号
を供給する符号化装置はこの実施例では以下のような要
素を具えている。デマルチプレクサ回路10は符号化装置
の入力信号を受信する。元来ビットの連続フローの形で
存在するこれらの入力信号は固定長のブロックにこのフ
ローを切断する特殊語(special words) により規則正し
い間隔で前もって分離されている。テレビジョン信号を
符号化する場合に、信号の連続シーケンスは例えば８個
の連続画像ラインのブロックに切断される。これらのブ
ロックは１期間ＴB に対応する周波数Ｆm でデマルチプ
レクサ回路10の入力においてお互いに続いている。回路
10の出力では、同じブロックは周波数Ｆm ／Ｎ、期間Ｎ
ＴB のＮ個の個別経路ＡからＮの形で逆多重化されて現
れる。
る復号装置により取り扱われるような符号化された信号
を供給する符号化装置はこの実施例では以下のような要
素を具えている。デマルチプレクサ回路10は符号化装置
の入力信号を受信する。元来ビットの連続フローの形で
存在するこれらの入力信号は固定長のブロックにこのフ
ローを切断する特殊語(special words) により規則正し
い間隔で前もって分離されている。テレビジョン信号を
符号化する場合に、信号の連続シーケンスは例えば８個
の連続画像ラインのブロックに切断される。これらのブ
ロックは１期間ＴB に対応する周波数Ｆm でデマルチプ
レクサ回路10の入力においてお互いに続いている。回路
10の出力では、同じブロックは周波数Ｆm ／Ｎ、期間Ｎ
ＴB のＮ個の個別経路ＡからＮの形で逆多重化されて現
れる。
【００１７】図2aは特殊語Ｍにより規則正しい間隔で分
離されたブロック1,2,…, N,N+1,N+2,…, 2N,2N+1,2N+
2, …, 3N,3N+1,…等の連続シーケンスを示し、図2bは
Ｎ個の並列経路の入力でＮ分の１低い周波数のＮ個の対
応シーケンスを示している。
離されたブロック1,2,…, N,N+1,N+2,…, 2N,2N+1,2N+
2, …, 3N,3N+1,…等の連続シーケンスを示し、図2bは
Ｎ個の並列経路の入力でＮ分の１低い周波数のＮ個の対
応シーケンスを示している。
【００１８】ＡからＮによって示されたこれらのＮ個の
並列経路の各々はそれぞれ量子化回路20Ａから20Ｎを具
え、一方、これらＮ個の回路の再グループ化は量子化サ
ブアセンブリ20（これは上に示されたように、各経路で
余弦変換、正規化および量子化の通常の機能を実行す
る）を構成する。各量子化回路20Ａから20Ｎは図2bに示
されたようにＮ個の経路の入力でＮ個の利用可能なシー
ケンスの１つを受信する。例えば、量子化回路20Ａは第
１経路の入力に存在するブロック1, N+1, 2N+1,3N+1,
等…を受信し、回路20Ｂは第２経路の入力に存在するブ
ロック2, N+2, 2N+2, 3N+2, 等…を受信する。
並列経路の各々はそれぞれ量子化回路20Ａから20Ｎを具
え、一方、これらＮ個の回路の再グループ化は量子化サ
ブアセンブリ20（これは上に示されたように、各経路で
余弦変換、正規化および量子化の通常の機能を実行す
る）を構成する。各量子化回路20Ａから20Ｎは図2bに示
されたようにＮ個の経路の入力でＮ個の利用可能なシー
ケンスの１つを受信する。例えば、量子化回路20Ａは第
１経路の入力に存在するブロック1, N+1, 2N+1,3N+1,
等…を受信し、回路20Ｂは第２経路の入力に存在するブ
ロック2, N+2, 2N+2, 3N+2, 等…を受信する。
【００１９】各経路において、量子化回路には可変長符
号化回路30Ａから30Ｎがそれぞれ続き、一方、これらの
Ｎ個の回路の再グループ化は可変長符号化サブアセンブ
リ30を構成する。各回路30Ａから30Ｎは各関連量子化回
路により供給された量子化信号を受信し、かつ固定長の
各ブロックに対応する可変長の符号化された語を供給す
る。図2cは図2bに示された所与の固定長のブロックのＮ
個のシーケンスに従って、可変長符号化信号のＮ個の対
応するシーケンスの１例を示している。
号化回路30Ａから30Ｎがそれぞれ続き、一方、これらの
Ｎ個の回路の再グループ化は可変長符号化サブアセンブ
リ30を構成する。各回路30Ａから30Ｎは各関連量子化回
路により供給された量子化信号を受信し、かつ固定長の
各ブロックに対応する可変長の符号化された語を供給す
る。図2cは図2bに示された所与の固定長のブロックのＮ
個のシーケンスに従って、可変長符号化信号のＮ個の対
応するシーケンスの１例を示している。
【００２０】可変長符号化回路30Ａから30Ｎの各出力信
号は： (a) 例えば、分類から生じる各経路の経路番号をそれぞ
れ示すＮ個の出力42Ａないし42Ｎに対応する回路40の41
Ａないし41Ｎで示されるＮ個の入力において増大する長
さに従って、それらの長さによる符号化された信号を分
類する回路40の各入力； (b) Ｎ個の遅延ライン50Ａないし50Ｎにより構成された
遅延サブアセンブリ50の入力であって、これらのライン
の遅延は、可変長符号化サブアセンブリ30からの符号化
された信号が上記の遅延ラインの出力に現れる前に、回
路40により実行された分類が実現されるようなライン遅
延を持っているところの入力； に与えられる。
号は： (a) 例えば、分類から生じる各経路の経路番号をそれぞ
れ示すＮ個の出力42Ａないし42Ｎに対応する回路40の41
Ａないし41Ｎで示されるＮ個の入力において増大する長
さに従って、それらの長さによる符号化された信号を分
類する回路40の各入力； (b) Ｎ個の遅延ライン50Ａないし50Ｎにより構成された
遅延サブアセンブリ50の入力であって、これらのライン
の遅延は、可変長符号化サブアセンブリ30からの符号化
された信号が上記の遅延ラインの出力に現れる前に、回
路40により実行された分類が実現されるようなライン遅
延を持っているところの入力； に与えられる。
【００２１】回路40により実行された分類とほぼ同時
に、経路を分類する回路60は各経路の最後の回路を構成
しているＮ個の関連バッファメモリ91Ａから91Ｎの充填
状態に従ってＮ個の経路ＡからＮの分類を実行する。分
類の順序（低減する充填状態）は前述の長さの分類に選
ばれたものと逆である。経路ＡからＮのＮ個のメモリに
対応するＮ個の充填状態を示す出力信号は、その出力62
Ａから62Ｎが充填状態の分類から生じる経路ＡからＮの
経路ナンバをそれぞれ示す分類回路60のＮ個の入力61Ａ
から61Ｎに印加される。ライン50Ａから50Ｎの遅延は、
可変長符号化サブアセンブリ30からの符号化された信号
が遅延ライン50Ａから50Ｎの出力に現れる前に回路60に
よって実行された分類が終了するようなやり方で選ばれ
る。
に、経路を分類する回路60は各経路の最後の回路を構成
しているＮ個の関連バッファメモリ91Ａから91Ｎの充填
状態に従ってＮ個の経路ＡからＮの分類を実行する。分
類の順序（低減する充填状態）は前述の長さの分類に選
ばれたものと逆である。経路ＡからＮのＮ個のメモリに
対応するＮ個の充填状態を示す出力信号は、その出力62
Ａから62Ｎが充填状態の分類から生じる経路ＡからＮの
経路ナンバをそれぞれ示す分類回路60のＮ個の入力61Ａ
から61Ｎに印加される。ライン50Ａから50Ｎの遅延は、
可変長符号化サブアセンブリ30からの符号化された信号
が遅延ライン50Ａから50Ｎの出力に現れる前に回路60に
よって実行された分類が終了するようなやり方で選ばれ
る。
【００２２】遅延サブアセンブリ50にはＮ個の経路から
Ｎ個の経路に経路選定する回路70が続き、引き続いて速
度制御サブアセンブリ90を構成するＮ個の速度制御回路
(91A, 92A)から(91N, 92N)が続いている。これまで述べ
たように、これらの各速度制御回路はＮ個の並列経路の
１つに位置し、かつ上記のバッファメモリ91Ａから91Ｎ
ならびに対応バッファメモリの充填状態に従って関連量
子化回路に作用することを意図するフィードバック接続
92Ａから92Ｎをそれぞれ具えている。
Ｎ個の経路に経路選定する回路70が続き、引き続いて速
度制御サブアセンブリ90を構成するＮ個の速度制御回路
(91A, 92A)から(91N, 92N)が続いている。これまで述べ
たように、これらの各速度制御回路はＮ個の並列経路の
１つに位置し、かつ上記のバッファメモリ91Ａから91Ｎ
ならびに対応バッファメモリの充填状態に従って関連量
子化回路に作用することを意図するフィードバック接続
92Ａから92Ｎをそれぞれ具えている。
【００２３】回路70により実行されたＮ個の経路からＮ
個の経路への経路選定は以下の態様で実現される。経路
選定回路の上流で、最大の長さを有するブロックを運ぶ
経路は経路選定回路の下流の経路に関連し、その経路は
その充填状態が最小であるバッファメモリに関連する。
さらに特定すると、回路70のＮ個の接続の１つを介し
て、符号化されたブロックの最大長に対応するサブアセ
ンブリ50の出力はその充填状態が最小であるバッファメ
モリに対応するサブアセンブリ90の入力に接続され、か
つ引き続いて、別の接続線を介して符号化されたブロッ
クの最小の長さに対応するサブアセンブリ50の出力はそ
の充填状態が最高であるバッファメモリに接続され、そ
して同様にこれら２つの極端な接続の間で、サブアセン
ブリ50の残りの(N−2)個の接続は最小に充填されている
（あるいは最大に充填されている）バッファメモリによ
り、符号化された信号の増大する（あるいは減少する）
長さに関連してペア毎に残りのバッファメモリの(N−2)
個の入力に接続される。
個の経路への経路選定は以下の態様で実現される。経路
選定回路の上流で、最大の長さを有するブロックを運ぶ
経路は経路選定回路の下流の経路に関連し、その経路は
その充填状態が最小であるバッファメモリに関連する。
さらに特定すると、回路70のＮ個の接続の１つを介し
て、符号化されたブロックの最大長に対応するサブアセ
ンブリ50の出力はその充填状態が最小であるバッファメ
モリに対応するサブアセンブリ90の入力に接続され、か
つ引き続いて、別の接続線を介して符号化されたブロッ
クの最小の長さに対応するサブアセンブリ50の出力はそ
の充填状態が最高であるバッファメモリに接続され、そ
して同様にこれら２つの極端な接続の間で、サブアセン
ブリ50の残りの(N−2)個の接続は最小に充填されている
（あるいは最大に充填されている）バッファメモリによ
り、符号化された信号の増大する（あるいは減少する）
長さに関連してペア毎に残りのバッファメモリの(N−2)
個の入力に接続される。
【００２４】回路40により実行された長さの分類によ
り、そして制御回路80を用いて回路60により実行された
バッファメモリの分類により経路選定はこのように制御
される。さらに特定すると、この経路選定動作の実現態
様はＮが４に等しい具体例を示す図３を参照して説明さ
れる。この図３に示されているように、経路選定回路70
は各々が４つの位置を有する４個のスイッチＳ1,Ｓ2,Ｓ
3,Ｓ4 により構成されている。もし、例えば4,3,2,1 が
ブロックの増大する長さに従う経路選定回路の上流でそ
れぞれ経路A,B,C,D の分類であるとすると、3,2,4,1 は
これらの経路に関連するバッファメモリの減少する充填
状態に従う経路選定回路の下流の同じ経路の分類であ
る。
り、そして制御回路80を用いて回路60により実行された
バッファメモリの分類により経路選定はこのように制御
される。さらに特定すると、この経路選定動作の実現態
様はＮが４に等しい具体例を示す図３を参照して説明さ
れる。この図３に示されているように、経路選定回路70
は各々が４つの位置を有する４個のスイッチＳ1,Ｓ2,Ｓ
3,Ｓ4 により構成されている。もし、例えば4,3,2,1 が
ブロックの増大する長さに従う経路選定回路の上流でそ
れぞれ経路A,B,C,D の分類であるとすると、3,2,4,1 は
これらの経路に関連するバッファメモリの減少する充填
状態に従う経路選定回路の下流の同じ経路の分類であ
る。
【００２５】これまで述べてきたことに基づいて、上流
経路Ａは下流経路Ｃに接続されねばならず、上流経路Ｂ
は下流経路Ａに、上流経路Ｃは下流経路Ｄに、そして上
流経路Ｄは下流経路Ｂに接続されねばならないことが導
出できる。上流経路と下流経路の間のこれらの４つの接
続はそれらの分類の関数として表１に示される。
経路Ａは下流経路Ｃに接続されねばならず、上流経路Ｂ
は下流経路Ａに、上流経路Ｃは下流経路Ｄに、そして上
流経路Ｄは下流経路Ｂに接続されねばならないことが導
出できる。上流経路と下流経路の間のこれらの４つの接
続はそれらの分類の関数として表１に示される。
【００２６】表１ 分 類 上流 経路 下流 経路 １ Ｃ Ｄ ２ Ｄ Ｂ ３ Ｂ Ａ ４ Ａ Ｃ
【００２７】そして図３に示された４個のスイッチの位
置により例示されている。しかし、表１は以下の表２の
形にもなるであろう。
置により例示されている。しかし、表１は以下の表２の
形にもなるであろう。
【００２８】表２ スイッチの位置 スイッチの番号 ２ １ ４ ２ １ ３ ３ ４
【００２９】長さの分類と経路選定回路の上流ならびに
下流で実行された充填状態に従って４つの正しい接続を
確立するために、記載された例ではそれぞれスイッチＳ
2 は位置４でなければならず、スイッチＳ4 は位置３で
なければならず、スイッチＳ3 は位置１でなければなら
ず、そしてスイッチＳ1 は位置２でなければならない。
下流で実行された充填状態に従って４つの正しい接続を
確立するために、記載された例ではそれぞれスイッチＳ
2 は位置４でなければならず、スイッチＳ4 は位置３で
なければならず、スイッチＳ3 は位置１でなければなら
ず、そしてスイッチＳ1 は位置２でなければならない。
【００３０】任意のスイッチＳX の位置の制御の可能な
実現は図４に示されている。４個の排他的論理和回路81
の入力A0, B0, C0, D0は上流経路A,B,C,D の小荷重分類
ビット(small weight classification bit) に対応し、
そして４個の別の排他的論理和回路82の入力A1, B1,
C1, D1は最大荷重(largest weight)を有するビットに対
応している。入力Ｘ0 とＸ1 はそれぞれ下流経路Ｘの小
荷重分類ビットと大荷重分類ビットに対応している。４
個のアンドゲート83により完成された論理回路の真値表
は、論理レベル「１」がスイッチＳX の位置1,2,3,4 に
それぞれ対応する４個の出力a,b,c,d の１つに現れ、そ
して論理レベル「０」は他の３つの出力に現れるように
構築されている。論理レベル「１」は４個の上流経路A,
B,C,D のいずれか１つが下流経路Ｘと同じ分類を有する
ことを示しているから、この論理レベル「１」の位置は
スイッチの位置を直接制御することは明らかである。
実現は図４に示されている。４個の排他的論理和回路81
の入力A0, B0, C0, D0は上流経路A,B,C,D の小荷重分類
ビット(small weight classification bit) に対応し、
そして４個の別の排他的論理和回路82の入力A1, B1,
C1, D1は最大荷重(largest weight)を有するビットに対
応している。入力Ｘ0 とＸ1 はそれぞれ下流経路Ｘの小
荷重分類ビットと大荷重分類ビットに対応している。４
個のアンドゲート83により完成された論理回路の真値表
は、論理レベル「１」がスイッチＳX の位置1,2,3,4 に
それぞれ対応する４個の出力a,b,c,d の１つに現れ、そ
して論理レベル「０」は他の３つの出力に現れるように
構築されている。論理レベル「１」は４個の上流経路A,
B,C,D のいずれか１つが下流経路Ｘと同じ分類を有する
ことを示しているから、この論理レベル「１」の位置は
スイッチの位置を直接制御することは明らかである。
【００３１】Ｎ＝４に対応する記載された例では、制御
すべき４個のスイッチが存在するという理由で制御回路
80は図４に記載されたものと同一の４個の論理回路によ
り構成されている。これはＮ個の経路の場合にこの回路
80は各々がＮ個のアンドゲートと(M×N)個の排他的オア
論理回路により構成されたＮ個の同一の論理回路によっ
て実現できることを意味しており、ここでＭは経路の分
類を示すのに必要なビットの数である。
すべき４個のスイッチが存在するという理由で制御回路
80は図４に記載されたものと同一の４個の論理回路によ
り構成されている。これはＮ個の経路の場合にこの回路
80は各々がＮ個のアンドゲートと(M×N)個の排他的オア
論理回路により構成されたＮ個の同一の論理回路によっ
て実現できることを意味しており、ここでＭは経路の分
類を示すのに必要なビットの数である。
【００３２】その減少する（あるいは増大する）充填状
態に従って逆に分類されたＮ個のバッファメモリにより
その増大する（あるいは減少する）測定された長さに従
って符号化されかつ分類されたＮ個のブロックをこのよ
うに関連付けることにより、例えば出力が発生するデマ
ルチプレクサ回路10の出力の数を各ブロックの中あるい
はその側に書き込むことにより、ブロックの起源(origi
n)のインディケータのタイプの保存が保証される。各ブ
ロックの起源の表示に関連するこの情報は、復号された
ディジタル信号の出力シーケンスを再構成するために受
信・復号側に不可欠であり、かつ（今後明らかになるよ
うに）それ自身ブロックにに関連する信号と同時に伝送
されなければならない。各経路の出力信号の上記の伝送
と各バッファメモリの内容の起源の表示はマルチプレク
サ回路100 を用いて全情報を再グループ化した後で直列
態様で保証される。
態に従って逆に分類されたＮ個のバッファメモリにより
その増大する（あるいは減少する）測定された長さに従
って符号化されかつ分類されたＮ個のブロックをこのよ
うに関連付けることにより、例えば出力が発生するデマ
ルチプレクサ回路10の出力の数を各ブロックの中あるい
はその側に書き込むことにより、ブロックの起源(origi
n)のインディケータのタイプの保存が保証される。各ブ
ロックの起源の表示に関連するこの情報は、復号された
ディジタル信号の出力シーケンスを再構成するために受
信・復号側に不可欠であり、かつ（今後明らかになるよ
うに）それ自身ブロックにに関連する信号と同時に伝送
されなければならない。各経路の出力信号の上記の伝送
と各バッファメモリの内容の起源の表示はマルチプレク
サ回路100 を用いて全情報を再グループ化した後で直列
態様で保証される。
【００３３】このような符号化装置の構造により、符号
化された情報はデマルチプレクサ回路10のＮ個の出力に
わたる原始分布とは独立にＮ個のバッファメモリにわた
って均等に分布される。規則正しいリズムの質問(inter
rogation) により実行されたこれらＮ個のバッファメモ
リの直列抽出のこの非限定的なケースでは、所与の時点
でそれらの充填状態間の差が符号化されたブロックの長
さＬを超過できないことが証明されている。その結果、
符号化装置の各バッファメモリの最小蓄積容量はＣ＋Ｌ
（すなわちＣに近い）に等しくなり、一方、本発明に対
する従前の解決法ではＮＣに等しくなろう。充填状態間
のこの類似性の結果として、単一フィードバック接続は
すべてのバッファメモリが同一かあるいは非常に近似し
た充填状態であるという理由で速度制御を効率的な態様
で保証するようＮ個の量子化回路にフィードできる。
化された情報はデマルチプレクサ回路10のＮ個の出力に
わたる原始分布とは独立にＮ個のバッファメモリにわた
って均等に分布される。規則正しいリズムの質問(inter
rogation) により実行されたこれらＮ個のバッファメモ
リの直列抽出のこの非限定的なケースでは、所与の時点
でそれらの充填状態間の差が符号化されたブロックの長
さＬを超過できないことが証明されている。その結果、
符号化装置の各バッファメモリの最小蓄積容量はＣ＋Ｌ
（すなわちＣに近い）に等しくなり、一方、本発明に対
する従前の解決法ではＮＣに等しくなろう。充填状態間
のこの類似性の結果として、単一フィードバック接続は
すべてのバッファメモリが同一かあるいは非常に近似し
た充填状態であるという理由で速度制御を効率的な態様
で保証するようＮ個の量子化回路にフィードできる。
【００３４】これとは逆に、ディジタル信号がこれまで
記載されたタイプの可変長符号化に従う場合、この復号
動作の経過で必要とされたバッファメモリの容量を最小
にすることによりこのように符号化された信号の復号を
正しく保証することは重要である。この目的は図５の特
殊な１実施例に示された復号装置により達成できる。こ
の実施例ではこの装置は以下の要素を具えている。マル
チプレクサ回路100 により実行された動作の逆動作を実
現するデマルチプレクサ回路110 は以前に符号化された
ディジタル信号を受信する。これらの入力信号はブロッ
クを記述する可変長符号語に配設されたビットの連続フ
ローの形で備えられている。図６に示されたように、こ
れらのブロック（ここでは例えばN+4,N+1,N+3,N+2,…）
は図2aの語Ｍに対応する特殊語ＭD によりお互いに分離
され、かつ各語ＭD は符号装置で発生するデマルチプレ
クサ回路10の出力の番号ＮD が続いている。
記載されたタイプの可変長符号化に従う場合、この復号
動作の経過で必要とされたバッファメモリの容量を最小
にすることによりこのように符号化された信号の復号を
正しく保証することは重要である。この目的は図５の特
殊な１実施例に示された復号装置により達成できる。こ
の実施例ではこの装置は以下の要素を具えている。マル
チプレクサ回路100 により実行された動作の逆動作を実
現するデマルチプレクサ回路110 は以前に符号化された
ディジタル信号を受信する。これらの入力信号はブロッ
クを記述する可変長符号語に配設されたビットの連続フ
ローの形で備えられている。図６に示されたように、こ
れらのブロック（ここでは例えばN+4,N+1,N+3,N+2,…）
は図2aの語Ｍに対応する特殊語ＭD によりお互いに分離
され、かつ各語ＭD は符号装置で発生するデマルチプレ
クサ回路10の出力の番号ＮD が続いている。
【００３５】デマルチプレクサ回路110 の出力におい
て、これらの入力信号はＮ個の個別かつ並列な経路Ａか
らＮにわたって分布される。図１の符号化装置の経路Ａ
からＮにより実行された逆動作を実行するために備えら
れているこれらのＮ個の経路は各々バッファメモリ120A
から120Nをそれぞれ具え、一方、これらＮ個のメモリの
再グループ化はメモリサブアセンブリ120 を構成してい
る。このメモリサブアセンブリの容量はデマルチプレク
サ回路110 が符号化装置のマルチプレクサ回路100 によ
り実行された動作の逆動作を実現する場合に最小である
ことが証明されている。
て、これらの入力信号はＮ個の個別かつ並列な経路Ａか
らＮにわたって分布される。図１の符号化装置の経路Ａ
からＮにより実行された逆動作を実行するために備えら
れているこれらのＮ個の経路は各々バッファメモリ120A
から120Nをそれぞれ具え、一方、これらＮ個のメモリの
再グループ化はメモリサブアセンブリ120 を構成してい
る。このメモリサブアセンブリの容量はデマルチプレク
サ回路110 が符号化装置のマルチプレクサ回路100 によ
り実行された動作の逆動作を実現する場合に最小である
ことが証明されている。
【００３６】各バッファメモリには可変長復号回路130A
から130Nがそれぞれ続き、一方、これらのＮ個の回路の
再グループ化は可変長復号サブアセンブリ130 を構成し
ている。これらの各回路には順次逆量子化140Aから140N
がそれぞれ続き、一方、これらＮ個の回路の再グループ
化は各経路においてＮ個の符号化経路の対応サブアセン
ブリで実行された動作の逆動作、すなわち逆量子化、逆
正規化、逆離散余弦変換を実行する逆量子化サブアセン
ブリ140 を構成する。これらの可変長復号動作は上述の
米国特許第US-A-4,394,774号に記載されており、ここで
は繰り返さない。
から130Nがそれぞれ続き、一方、これらのＮ個の回路の
再グループ化は可変長復号サブアセンブリ130 を構成し
ている。これらの各回路には順次逆量子化140Aから140N
がそれぞれ続き、一方、これらＮ個の回路の再グループ
化は各経路においてＮ個の符号化経路の対応サブアセン
ブリで実行された動作の逆動作、すなわち逆量子化、逆
正規化、逆離散余弦変換を実行する逆量子化サブアセン
ブリ140 を構成する。これらの可変長復号動作は上述の
米国特許第US-A-4,394,774号に記載されており、ここで
は繰り返さない。
【００３７】逆量子化回路140Aから140Nの各出力はＮ個
の経路からＮ個の経路に経路選定する回路150 に接続さ
れ、かつそれは以下のようなやり方で実現される。図７
に示されたように、変換符号化要素151A,151B,…,151I,
…,151N で構成された変換符号化回路は各経路ＡからＮ
のこの経路選定回路の入力で、この番号に続くブロック
が発生する符号化装置のデマルチプレクサ回路10の出力
の番号をデータから抽出する。原始信号のシーケンスの
ブロックの順序のインディケータであるこの番号に基づ
いて、変換符号化回路（151A,151B,…,151I,…,151N)は
スイッチング回路を形成する対応スイッチ153A,153B,
…,153I,…,153N の位置を決定する。位置のこの決定は
デマルチプレクサ回路10の出力（スイッチの位置に直接
対応する番号）でブロックにより仮定されたものと同じ
インデクスA,B,…,I, …,Nを伝える経路に各番号に続く
ブロックが経路選定されるようなやり方で実現される。
遅延要素152A,152B,…,152I,…,152N から構成される遅
延回路は、スイッチ153A,153B,…,153I,…,153N の位置
が決定され且つ占有される場合に必要な期間だけデータ
を遅延する。
の経路からＮ個の経路に経路選定する回路150 に接続さ
れ、かつそれは以下のようなやり方で実現される。図７
に示されたように、変換符号化要素151A,151B,…,151I,
…,151N で構成された変換符号化回路は各経路ＡからＮ
のこの経路選定回路の入力で、この番号に続くブロック
が発生する符号化装置のデマルチプレクサ回路10の出力
の番号をデータから抽出する。原始信号のシーケンスの
ブロックの順序のインディケータであるこの番号に基づ
いて、変換符号化回路（151A,151B,…,151I,…,151N)は
スイッチング回路を形成する対応スイッチ153A,153B,
…,153I,…,153N の位置を決定する。位置のこの決定は
デマルチプレクサ回路10の出力（スイッチの位置に直接
対応する番号）でブロックにより仮定されたものと同じ
インデクスA,B,…,I, …,Nを伝える経路に各番号に続く
ブロックが経路選定されるようなやり方で実現される。
遅延要素152A,152B,…,152I,…,152N から構成される遅
延回路は、スイッチ153A,153B,…,153I,…,153N の位置
が決定され且つ占有される場合に必要な期間だけデータ
を遅延する。
【００３８】経路選定回路150 のＮ個の各々はその出力
Ｓが復号装置の出力信号を供給するマルチプレクサ回路
160 の対応入力に接続される（図５）。
Ｓが復号装置の出力信号を供給するマルチプレクサ回路
160 の対応入力に接続される（図５）。
【図１】 図１は、本発明による符号化装置の特定の１
実施例を示す図である。
実施例を示す図である。
【図２】 図2aは、（番号１から始めて）特殊語Ｍによ
り規則的間隔で分離されたブロックの形の図１の符号化
装置の入力における信号の連続シーケンスを抽象化した
ものを示す図である。図2bは、符号化装置のＮ個の並列
経路の入力においてＮ分の１低い周波数の対応ブロック
のＮ個のシーケンスを示す図である。図2cは、図2bに示
された所与の長さのブロックのＮ個のシーケンスに従っ
て、可変長符号化信号のＮ個の対応シーケンスの１例を
示す図である。
り規則的間隔で分離されたブロックの形の図１の符号化
装置の入力における信号の連続シーケンスを抽象化した
ものを示す図である。図2bは、符号化装置のＮ個の並列
経路の入力においてＮ分の１低い周波数の対応ブロック
のＮ個のシーケンスを示す図である。図2cは、図2bに示
された所与の長さのブロックのＮ個のシーケンスに従っ
て、可変長符号化信号のＮ個の対応シーケンスの１例を
示す図である。
【図３】 図３は４個の並列経路、すなわちＮ＝４の場
合の図１の符号化装置の本質的な回路の特殊な１実施例
を示す図である。
合の図１の符号化装置の本質的な回路の特殊な１実施例
を示す図である。
【図４】 図４は４個の並列経路の場合のスイッチＳX
の任意の制御位置の１実施例を示す図である。
の任意の制御位置の１実施例を示す図である。
【図５】 図５は本発明による復号装置の特定な１実施
例を示す図である。
例を示す図である。
【図６】 図６は図５の復号装置の入力における信号の
連続シーケンスを抽象化したものを示す図である。
連続シーケンスを抽象化したものを示す図である。
【図７】 図７は図５の復号装置の経路選定回路の１実
施例を示す図である。
施例を示す図である。
10, 110 デマルチプレクサ回路 20 量子化サブアセンブリ 20A, 20B, 20N 量子化回路 30 可変長符号化サブアセンブリ 30A, 30B, 30N 可変長符号化回路 40 分類回路 50 遅延サブアセンブリ 50A, 50B, 50C, 50D, 50N 遅延ライン 60 分類回路 70 経路選定回路 80 制御回路 81, 82 排他的論理和回路 83 ANDゲート 90 速度制御サブアセンブリ 91A, 91B, 91C, 91D, 91N バッファメモリ 100, 160 マルチプレクサ回路 120 メモリサブアセンブリ 120A, 120B, 120N バッファメモリ 130 可変長復号サブアセンブリ 130A, 130B, 130N 可変長復号回路 140 逆量子化サブアセンブリ 140A, 140B, 140N 逆量子化回路 150 経路選定回路 151A, 151B, 151I, 151N 変換符号化要素 152A, 152B, 152I, 152N 遅延要素 153A, 153B, 153I, 153N スイッチ
フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ジャン−ジャック リュイリエ フランス国 9410 サン−マル アブニ ュ デサパン39 (56)参考文献 特開 昭62−12214（ＪＰ，Ａ) 特開 昭63−227219（ＪＰ，Ａ) 特開 平１−209819（ＪＰ，Ａ) 特開 平２−250434（ＪＰ，Ａ) 特開 平２−265328（ＪＰ，Ａ) 特開 平２−274126（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40
Claims (5)
- 【請求項１】 多重化された１つのビットストリームを
受信してそれをＮ個の並列な経路上に分離するためのデ
マルチプレクサ手段を有し、またそれらの経路内に量子
化手段と、可変長の符号化手段と、バッファメモリを含
む速度制御手段と、を含むサブシーケンスを有するデジ
タル信号を可変長符号化するための装置において、該装
置は、 バッファメモリを、既に使われている容量の多寡により
分類する手段と、 符号化された信号をその長短により分類する手段と、 符号化された信号のうち長さの長いものを、使われてい
る容量の少ないバッファメモリに向かわせるルーティン
グ手段と、 符号化された信号を遅延させる手段と、 制御手段とを、上記サブシーケンス中に更に有すること
を特徴とする可変長符号化装置。 - 【請求項２】 請求項１に記載の可変長符号化装置であ
って、入力信号のシーケンスを上記デマルチプレクサ手
段のＮ個の並列出力に与えられるＮ個のサブシーケンス
に分離するデマルチプレクサ回路、上記Ｎ個のサブシー
ケンスの各々の可変長符号化用のＮ個の並列経路、およ
びこのように符号化されかつ上記のＮ個の経路の出力に
与えられる信号のＮ個のサブシーケンスを多重化する回
路を続けて具え、上記の各経路は経路の入力信号を量子
化する回路、このように量子化された信号の可変長符号
化回路、およびバッファメモリにより上記のメモリと量
子化回路を接続するフィードバック接続を関連付ける速
度制御回路を続けて具える可変長符号化装置において、
該装置は、 (A) Ｎ個の可変長符号化回路により構成された符号化サ
ブアセンブリの出力における、長さの関数として符号化
された信号を分類する回路、 (B) Ｎ個の速度制御回路により構成された速度制御サブ
アセンブリの出力における、メモリの充填状態に従って
バッファメモリを分類する回路、 (C) 上記符号化サブアセンブリと上記速度制御サブアセ
ンブリの間で、最大限に充填されているメモリに対応す
るバッファメモリの入力に最小の長さを有する信号に対
応する符号化された信号、最小限に充填されているメモ
リに対応するバッファメモリの入力に最長の長さを有す
る信号に対応する符号化された信号を制御回路に応じて
与えて、かつ、同様に、更に少なく充填されているメモ
リに対応するバッファメモリの入力の各々に更に大きい
長さを有する信号に対応する符号化された各信号を制御
回路に応じて与えるルーテイング回路、 (D) このサブアセンブリと上記経路選定回路の間の、上
記符号化サブアセンブリの出力に、各経路に対する遅延
回路を含み、対応するルーテイング指令に対応して符号
化された信号の同期を保証することを意図するところの
遅延サブアセンブリ、 を有することを特徴とする可変長符号化装置。 - 【請求項３】 請求項２に記載の可変長符号化装置にお
いて、速度制御サブアセンブリが任意のバッファメモリ
を各量子化回路に接続する単一フィードバック接続のみ
を有することを特徴とする可変長符号化装置。 - 【請求項４】 多重化された１つのビットストリームを
Ｎ個の並列な経路上に分離し、それらの経路内にある量
子化回路；可変長の符号化回路；及びバッファメモリを
含む速度制御手段、並びに、バッファメモリを既に使わ
れている容量の多寡により分類する手段；符号化された
信号をその長短により分類する手段；符号化された信号
のうち長さの長いものを、既に使われている容量の少な
いバッファメモリに向かわせるルーティング手段；符号
化された信号を遅延させる手段；及び制御手段；を用い
て既に可変長符号化されているデジタル信号を、Ｎ個の
並列な経路内で可変長に復号する装置であって、 上記可変長復号装置のＮ個の並列な経路の各々が、記憶
回路と；それに引き続く可変長の復号回路と；更にそれ
に引き続く逆量子化回路と；を順次に有するところのデ
ジタル信号を可変長復号する装置において、 上記既に可変長符号化されている信号は、経路インディ
ケータを伴うデータブロックに再グループ化され、 上記可変長復号装置は、上記データブロックを上記付随
する経路インディケータの関数としてルーティングする
ためのルーティング手段を、上記逆量子化回路の外側に
更に有することを特徴とする可変長復号装置。 - 【請求項５】 請求項４に記載の可変長復号装置であっ
て、入力信号のシーケンスをＮ個の並列出力に与えられ
るＮ個のサブシーケンスに分離するデマルチプレクサ回
路と、上記各サブシーケンスの可変長復号用のＮ個の並
列経路とを順次に有して成り、上記Ｎ個の並列経路の各
々は、経路の入力信号を記憶するバッファメモリと、そ
うして量子化された信号の可変長復号回路と、そうして
復号された信号の逆量子化回路と、を含むところの可変
長復号装置において、上記ルーティング手段は、 (a) １個の入力とＮ個の出力とを持つＮ個のスイッチを
有し、該Ｎ個のスイッチのそれぞれのポジションは、各
ブロックに付随する上記経路インディケータを符号変換
するＮ個のエレメントにより定められるところのスイッ
チング回路、 (b) 上記の符号変換エレメントを再グループ化する符号
変換回路、 (c) 上記ルーティング手段のＮ個の入力と、上記スイッ
チング回路のＮ個のそれぞれの入力との間に、各経路に
付随するＮ個の遅延エレメントを持つ遅延回路、 (d) 上記付随する経路インディケータに従って配列され
るブロックの連続的なシーケンスを供給するために設け
られているところの、上記スイッチのＮ個の出力のうち
の１つにそれぞれ接続されるＮ個の入力を持つマルチプ
レクサ回路、 を有することを特徴とする可変長復号装置。
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| FR9006035 | 1990-05-15 |
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|---|---|---|---|
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-
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