JPH08213916A - 相対アドレスを用いた可変長復号化装置 - Google Patents
相対アドレスを用いた可変長復号化装置Info
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- JPH08213916A JPH08213916A JP26698495A JP26698495A JPH08213916A JP H08213916 A JPH08213916 A JP H08213916A JP 26698495 A JP26698495 A JP 26698495A JP 26698495 A JP26698495 A JP 26698495A JP H08213916 A JPH08213916 A JP H08213916A
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Abstract
(57)【要約】
【課題】 既に設定された大きさのブロック単位に可変
長符号化されたデータに応ずるシンボルデータを出力す
るための可変長復号化装置を提供する。 【解決手段】 絶対アドレスに応ずる各貯蔵領域が相対
アドレスデータ、シンボルが定められるかを示す状態信
号及びシンボルデータを貯蔵する複数個の貯蔵領域を備
え、入力される絶対アドレスデータにより指定される貯
蔵領域に貯蔵された情報を出力するメモリ部と、制御信
号と前記メモリ手段からの相対アドレスデータに応じて
絶対アドレスデータを発生する絶対アドレス発生部と、
可変長復号化されたビットデータ及び前記メモリ手段か
ら出力される状態信号に応じて制御信号を発生する制御
手段を含むことにより、バレルシフタを用いた従来の可
変長復号化システムとは異なり他の信号の処理過程を行
うことにより、従来のシステムより簡単な制御回路を使
うのでハードウェア的に簡単に設計でき、可変長符号テ
ーブルを少ない貯蔵容量のメモリで具現できる。
長符号化されたデータに応ずるシンボルデータを出力す
るための可変長復号化装置を提供する。 【解決手段】 絶対アドレスに応ずる各貯蔵領域が相対
アドレスデータ、シンボルが定められるかを示す状態信
号及びシンボルデータを貯蔵する複数個の貯蔵領域を備
え、入力される絶対アドレスデータにより指定される貯
蔵領域に貯蔵された情報を出力するメモリ部と、制御信
号と前記メモリ手段からの相対アドレスデータに応じて
絶対アドレスデータを発生する絶対アドレス発生部と、
可変長復号化されたビットデータ及び前記メモリ手段か
ら出力される状態信号に応じて制御信号を発生する制御
手段を含むことにより、バレルシフタを用いた従来の可
変長復号化システムとは異なり他の信号の処理過程を行
うことにより、従来のシステムより簡単な制御回路を使
うのでハードウェア的に簡単に設計でき、可変長符号テ
ーブルを少ない貯蔵容量のメモリで具現できる。
Description
【０００１】
【発明の属する技術分野】本発明は相対アドレスを用い
た可変長復号化装置に関する。
た可変長復号化装置に関する。
【０００２】
【従来の技術】最近のＨＤＴＶ、ＨＤ−ＶＴＲ、ディジ
タルＶＴＲ、ディジタルカムコーダ、マルチメディア、
ビデオホン、ビデオ会議などのようなシステムにおいて
は映像信号と音声信号をディジタル信号に符号化して伝
送したり、記録媒体に貯蔵し、これを再び復号化して再
生する方式を主として用いていた。かかる符号化及び復
号化システムにおいてはデータの伝送効率を極大化させ
るために伝送データ量をさらに圧縮する技術が要望され
ている。一般に使われる映像信号の符号化方式としては
変換符号化、ＤＰＣＭ、ベクトル量子化、可変長符号化
などがある。この符号化方式はディジタル信号に含まれ
ている冗長性データを取り除いて全体データ量を減らす
ために使われる。
タルＶＴＲ、ディジタルカムコーダ、マルチメディア、
ビデオホン、ビデオ会議などのようなシステムにおいて
は映像信号と音声信号をディジタル信号に符号化して伝
送したり、記録媒体に貯蔵し、これを再び復号化して再
生する方式を主として用いていた。かかる符号化及び復
号化システムにおいてはデータの伝送効率を極大化させ
るために伝送データ量をさらに圧縮する技術が要望され
ている。一般に使われる映像信号の符号化方式としては
変換符号化、ＤＰＣＭ、ベクトル量子化、可変長符号化
などがある。この符号化方式はディジタル信号に含まれ
ている冗長性データを取り除いて全体データ量を減らす
ために使われる。
【０００３】前述した符号化方式のうち可変長符号化は
ランレングス符号化と（変形された）ハフマン符号化よ
りなされ、ランレングス符号化は連続する０の個数を
“ランレングス”と示してサンプルの数を減らす。ラン
レングス符号化により発生する連続する０の個数である
“ランレングス”と０でないサンプルの“大きさ”また
は“レベル”は一つの符号語に応ずることになる。例え
ば、任意のデータが“ａ，０，０，ｂ，０，０，０，
０，ｃ，ｄ，０，ｅ・・・”（ここでａ，ｂ，ｃ，ｄ，
ｅ≠０）の順に入力される際ランレングス符号化された
シンボルは次の通りである。“［０，ａ］，［２，
ｂ］，［４，ｃ］，［０，ｄ］，［１，ｅ］・・・” ここで、［０，ａ］は０でない一番目のレベル“ａ”前
には０が一つもないことを示し、［２，ｂ］は０でない
二番目のレベル“ｂ”前には０が二つあることを示す。
このようにランレングス符号化されたシンボルはハフマ
ンコードテーブルなどにより発生頻度数の高いシンボル
のほど短い符号語が割り当てられ、発生頻度数が低いシ
ンボルのほど長い符号語が割り当てられる。そして、発
生頻度が極めて低いシンボルの場合、ハフマンコードテ
ーブルを用いず、その代わり固定長さのエスケープコー
ド（ＥＳＣ Code）を用いて固定長さ符号化する。そし
て、ランレングスは無限定長くするのが不向きなので、
任意のブロック単位に可変長符号化を行う。
ランレングス符号化と（変形された）ハフマン符号化よ
りなされ、ランレングス符号化は連続する０の個数を
“ランレングス”と示してサンプルの数を減らす。ラン
レングス符号化により発生する連続する０の個数である
“ランレングス”と０でないサンプルの“大きさ”また
は“レベル”は一つの符号語に応ずることになる。例え
ば、任意のデータが“ａ，０，０，ｂ，０，０，０，
０，ｃ，ｄ，０，ｅ・・・”（ここでａ，ｂ，ｃ，ｄ，
ｅ≠０）の順に入力される際ランレングス符号化された
シンボルは次の通りである。“［０，ａ］，［２，
ｂ］，［４，ｃ］，［０，ｄ］，［１，ｅ］・・・” ここで、［０，ａ］は０でない一番目のレベル“ａ”前
には０が一つもないことを示し、［２，ｂ］は０でない
二番目のレベル“ｂ”前には０が二つあることを示す。
このようにランレングス符号化されたシンボルはハフマ
ンコードテーブルなどにより発生頻度数の高いシンボル
のほど短い符号語が割り当てられ、発生頻度数が低いシ
ンボルのほど長い符号語が割り当てられる。そして、発
生頻度が極めて低いシンボルの場合、ハフマンコードテ
ーブルを用いず、その代わり固定長さのエスケープコー
ド（ＥＳＣ Code）を用いて固定長さ符号化する。そし
て、ランレングスは無限定長くするのが不向きなので、
任意のブロック単位に可変長符号化を行う。
【０００４】可変長符号化されたデータのビットストリ
ームには任意の区間の開始を示す符号と終端を示す符
号、ビデオ信号であることを示す符号、ブロックの終端
ＥＯＢを示す符号、そして多種の制御符号及び状態表示
コードなどが含まれる。図１は可変長符号化されたデー
タを復号化するための従来の可変長復号器を示す。
ームには任意の区間の開始を示す符号と終端を示す符
号、ビデオ信号であることを示す符号、ブロックの終端
ＥＯＢを示す符号、そして多種の制御符号及び状態表示
コードなどが含まれる。図１は可変長符号化されたデー
タを復号化するための従来の可変長復号器を示す。
【０００５】この図１の機器はIEEE TRANSACTIONS ON C
IRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY,VOL.1,NO.
1,MARCH 1991のうちpp. １４７〜１５５のShaw-min Lei
及びMing-Ting Sun の“An Entropy Coding System for
Digital HDTV Applications”にさらに詳しく開示され
ている。よって、本明細書では図１の機器の動作を簡単
に説明する。
IRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY,VOL.1,NO.
1,MARCH 1991のうちpp. １４７〜１５５のShaw-min Lei
及びMing-Ting Sun の“An Entropy Coding System for
Digital HDTV Applications”にさらに詳しく開示され
ている。よって、本明細書では図１の機器の動作を簡単
に説明する。
【０００６】可変長符号化されたデータはビットストリ
ーム形態に伝送され、受信側のＦＩＦＯメモリのような
バッファ（図示せず）に貯蔵される。バッファは符号語
長さ累積部５から読み出し信号ＲＥＡＤが印加される度
にＮ−ビットデータを第１レジスタ１に並列出力する。
第１レジスタ１は符号語長さ累積部５から読み出し信号
ＲＥＡＤが印加される度にバッファ（図示せず）から出
力するＮビットの可変長符号化されたデータをラッチン
グする。第２レジスタ２は第１レジスタ１から出力され
たＮビット可変長符号化されたデータをラッチングす
る。バレルシフタ３は第１及び第２レジスタ１，２の出
力を印加され、符号語長さ累積部５から供給される累積
された符号語長さにより出力する。
ーム形態に伝送され、受信側のＦＩＦＯメモリのような
バッファ（図示せず）に貯蔵される。バッファは符号語
長さ累積部５から読み出し信号ＲＥＡＤが印加される度
にＮ−ビットデータを第１レジスタ１に並列出力する。
第１レジスタ１は符号語長さ累積部５から読み出し信号
ＲＥＡＤが印加される度にバッファ（図示せず）から出
力するＮビットの可変長符号化されたデータをラッチン
グする。第２レジスタ２は第１レジスタ１から出力され
たＮビット可変長符号化されたデータをラッチングす
る。バレルシフタ３は第１及び第２レジスタ１，２の出
力を印加され、符号語長さ累積部５から供給される累積
された符号語長さにより出力する。
【０００７】さらに詳しくは、バレルシフタ３は符号語
長さ累積部５から累積された符号語長さほどシフトされ
たウィンドウ内に入っているＮビットデータをプログラ
ム可能なロジックアレイ（ＰＬＡ）に出力する。ＰＬＡ
（４）はバレルシフタ３から出力されるＮビットの可変
長符号化されたデータを復号化し、復号化に使われたビ
ット数の符号語長さを符号語長さ累積部５に出力する。
ＰＬＡ４はまた復号化によるシンボル及びそのシンボル
の符号語長さを出力する。符号語長さ累積部５はＰＬＡ
４から印加される符号語長さを貯蔵していた累積された
符号語長さに加えて新たな累積された符号語長さを生成
する。符号語長さ累積部５は新たに生成された累積され
た符号語長さがＮビットより大きいか等しければ読み出
し信号ＲＥＡＤを発生し、累積された符号語長さからビ
ット数“Ｎ”を引き算してバレルシフタ３に供給される
累積された符号語長さを計算する。
長さ累積部５から累積された符号語長さほどシフトされ
たウィンドウ内に入っているＮビットデータをプログラ
ム可能なロジックアレイ（ＰＬＡ）に出力する。ＰＬＡ
（４）はバレルシフタ３から出力されるＮビットの可変
長符号化されたデータを復号化し、復号化に使われたビ
ット数の符号語長さを符号語長さ累積部５に出力する。
ＰＬＡ４はまた復号化によるシンボル及びそのシンボル
の符号語長さを出力する。符号語長さ累積部５はＰＬＡ
４から印加される符号語長さを貯蔵していた累積された
符号語長さに加えて新たな累積された符号語長さを生成
する。符号語長さ累積部５は新たに生成された累積され
た符号語長さがＮビットより大きいか等しければ読み出
し信号ＲＥＡＤを発生し、累積された符号語長さからビ
ット数“Ｎ”を引き算してバレルシフタ３に供給される
累積された符号語長さを計算する。
【０００８】しかし、符号語長さ累積部５は累積された
符号語長さがＮビットより少なければ符号語長さをその
ままバレルシフタ３に出力する。バレルシフタ３はレジ
スタ１，２から供給される２Ｎビットのデータのうち符
号語長さ累積部５から供給される累積された符号語長さ
ほどシフトされたウィンドウ内のデータをＰＬＡ４に出
力する。かかるバレルシフタ３の動作を含めて図１に関
連した具体的な説明は前述したShaw-min Lei及びMing-T
ing Sun の文献に記述されている。
符号語長さがＮビットより少なければ符号語長さをその
ままバレルシフタ３に出力する。バレルシフタ３はレジ
スタ１，２から供給される２Ｎビットのデータのうち符
号語長さ累積部５から供給される累積された符号語長さ
ほどシフトされたウィンドウ内のデータをＰＬＡ４に出
力する。かかるバレルシフタ３の動作を含めて図１に関
連した具体的な説明は前述したShaw-min Lei及びMing-T
ing Sun の文献に記述されている。
【０００９】以上の従来の可変長復号化装置は１クロッ
クに一つの符号を復号化できるが、バレルシフタのハー
ドウェア的な設計が複雑になり、よって復号化制御回路
の設計のやはり複雑になる短所がある。そして、可変長
復号化テーブルを貯蔵したＲＯＭやＰＬＡの利用により
大容量が要求され、バレルシフタを用いるためにビット
ストリーム形態に入力されるデータを並列形態に変える
べく短所がある。
クに一つの符号を復号化できるが、バレルシフタのハー
ドウェア的な設計が複雑になり、よって復号化制御回路
の設計のやはり複雑になる短所がある。そして、可変長
復号化テーブルを貯蔵したＲＯＭやＰＬＡの利用により
大容量が要求され、バレルシフタを用いるためにビット
ストリーム形態に入力されるデータを並列形態に変える
べく短所がある。
【００１０】
【発明が解決しようとする課題】本発明の目的は前述し
た短所を解決するために案出されたもので、相対アドレ
スを用いた可変長復号化装置を提供することである。
た短所を解決するために案出されたもので、相対アドレ
スを用いた可変長復号化装置を提供することである。
【００１１】
【課題を解決するための手段】前述した本発明の目的を
達成するために、可変長符号化されたデータに応ずるシ
ンボルデータを出力するための可変長復号化装置は、絶
対アドレスデータに応ずる各貯蔵領域が相対アドレスデ
ータ、シンボルが定められるかを示す状態信号及びシン
ボルデータを貯蔵する複数個の貯蔵領域を備え、入力さ
れる絶対アドレスデータにより指定される貯蔵領域に貯
蔵された情報を出力するメモリ手段と、制御信号と前記
メモリ手段からの相対アドレスデータに応じて絶対アド
レスデータを発生する絶対アドレス発生手段と、可変長
符号化されたビットデータ及び前記メモリ手段から出力
される状態信号に応じて制御信号を発生する制御手段を
含む。
達成するために、可変長符号化されたデータに応ずるシ
ンボルデータを出力するための可変長復号化装置は、絶
対アドレスデータに応ずる各貯蔵領域が相対アドレスデ
ータ、シンボルが定められるかを示す状態信号及びシン
ボルデータを貯蔵する複数個の貯蔵領域を備え、入力さ
れる絶対アドレスデータにより指定される貯蔵領域に貯
蔵された情報を出力するメモリ手段と、制御信号と前記
メモリ手段からの相対アドレスデータに応じて絶対アド
レスデータを発生する絶対アドレス発生手段と、可変長
符号化されたビットデータ及び前記メモリ手段から出力
される状態信号に応じて制御信号を発生する制御手段を
含む。
【００１２】前述した本発明の目的を達成するための既
に設定された大きさのブロック単位に可変長符号化され
たデータに応ずるシンボルデータを出力するための可変
長復号化装置は、絶対アドレスデータに応ずる各貯蔵領
域が相対アドレスデータ、シンボルデータ及びシンボル
が決定されるか否か及び決定されたシンボルの種類を示
す状態信号を貯蔵する複数個の貯蔵領域を備え、入力さ
れる絶対アドレスデータにより指定される貯蔵領域に貯
蔵された情報を出力するメモリ手段と、制御信号と前記
メモリ手段からの相対アドレスデータに応じて絶対アド
レスデータを発生する絶対アドレス発生手段と、既に設
定された大きさの各ブロックの開始を示す開始信号と可
変長符号化されたビットデータ及び前記メモリ手段から
出力される状態信号に応じて制御信号を発生する制御手
段を含む。
に設定された大きさのブロック単位に可変長符号化され
たデータに応ずるシンボルデータを出力するための可変
長復号化装置は、絶対アドレスデータに応ずる各貯蔵領
域が相対アドレスデータ、シンボルデータ及びシンボル
が決定されるか否か及び決定されたシンボルの種類を示
す状態信号を貯蔵する複数個の貯蔵領域を備え、入力さ
れる絶対アドレスデータにより指定される貯蔵領域に貯
蔵された情報を出力するメモリ手段と、制御信号と前記
メモリ手段からの相対アドレスデータに応じて絶対アド
レスデータを発生する絶対アドレス発生手段と、既に設
定された大きさの各ブロックの開始を示す開始信号と可
変長符号化されたビットデータ及び前記メモリ手段から
出力される状態信号に応じて制御信号を発生する制御手
段を含む。
【００１３】
【発明の実施の形態】以下、添付した図２ないし図４に
基づき本発明を具現した一実施例を詳述する。図２は本
発明の好適な一実施例による可変長復号化装置の概念ブ
ロック図である。
基づき本発明を具現した一実施例を詳述する。図２は本
発明の好適な一実施例による可変長復号化装置の概念ブ
ロック図である。
【００１４】図２の装置はインタ(inter) ／イントラ(i
ntra) モードのための二つのメモリ部２１Ａ，２１Ｂを
備えている。このメモリ部２１Ａ，２１Ｂは外部からそ
のそれぞれに入力されるインタモード信号ＩＮＴＥＲ及
びイントラモード信号ＩＮＴＲＡに応じて活性化され
る。このメモリ部２１Ａ，２１Ｂは可変長符号テーブル
による可変長符号とシンボルとの関係を、複数個の絶対
アドレス値のそれぞれに相対アドレスデータ、シンボル
が決定されるかを示す状態信号及びシンボルデータが割
り当てられる形態に貯蔵する。メモリ部２１Ａ，２１Ｂ
は次に入力される可変長符号化されたビットデータが有
し得る値のうち一つの値により決定されるシンボルに応
ずる絶対アドレスデータのための相対アドレスデータを
有する。このメモリ部２１Ａ，２１Ｂに関連した具体的
な説明は図３，図４に関連して下記に詳述された。
ntra) モードのための二つのメモリ部２１Ａ，２１Ｂを
備えている。このメモリ部２１Ａ，２１Ｂは外部からそ
のそれぞれに入力されるインタモード信号ＩＮＴＥＲ及
びイントラモード信号ＩＮＴＲＡに応じて活性化され
る。このメモリ部２１Ａ，２１Ｂは可変長符号テーブル
による可変長符号とシンボルとの関係を、複数個の絶対
アドレス値のそれぞれに相対アドレスデータ、シンボル
が決定されるかを示す状態信号及びシンボルデータが割
り当てられる形態に貯蔵する。メモリ部２１Ａ，２１Ｂ
は次に入力される可変長符号化されたビットデータが有
し得る値のうち一つの値により決定されるシンボルに応
ずる絶対アドレスデータのための相対アドレスデータを
有する。このメモリ部２１Ａ，２１Ｂに関連した具体的
な説明は図３，図４に関連して下記に詳述された。
【００１５】図２の装置はメモリ部２１Ａ，２１Ｂを用
いた可変長復号化を制御するための制御部２２を備え
る。制御部２２はマクロブロックまたはブロックのよう
な任意の区間の開始を示す開始信号ＳＴＡＲＴとビット
ストリーム形態に受信される可変長符号化されたビット
データを入力され制御信号ＲＳＴ、ＣＩＤ、ＳＥＬ１，
ＳＥＬ２、ＳＩＧＮ、ＲＥＡＤＹ及びＥＯＢを発生す
る。第１選択部２３は既に設定されたアドレス値“００
００１2 ”とメモリ部２１Ａまたは２１Ｂから出力され
る相対アドレスデータＲＡＤＤＲのうち一つを制御部２
２により発生された第１選択信号ＳＥＬ１に応じて加算
器２４に出力する。加算器２４はラッチ２５の出力デー
タ、制御部２２から出力される区分ビットデータＣＩＤ
及び第１選択部２３の出力データを加算する。加算器２
４により生成された絶対アドレスデータＡＡＤＤＲはラ
ッチ２５に貯蔵される。ラッチ２５に貯蔵されたデータ
はメモリ部２１Ａまたは２１Ｂの絶対アドレスとして使
われる。第１ビット数調整器２７はメモリ部２１Ａまた
は２１Ｂから印加される５ビットランデータを６ビット
データに作って出力し、第２ビット数調整器２８はメモ
リ部２１Ａまたは２１Ｂから印加される６ビットランデ
ータを１１ビットデータに作って出力する。第２選択部
２６はビット数調整器２７，２８及び制御部２２から出
力されるデータを制御部２２からの第２選択信号ＳＥＬ
２に応じて選択的に出力する。制御部２２は第２選択部
２６に印加される６ビットのデータ伝送線と１１ビット
のデータ伝送線を備える。
いた可変長復号化を制御するための制御部２２を備え
る。制御部２２はマクロブロックまたはブロックのよう
な任意の区間の開始を示す開始信号ＳＴＡＲＴとビット
ストリーム形態に受信される可変長符号化されたビット
データを入力され制御信号ＲＳＴ、ＣＩＤ、ＳＥＬ１，
ＳＥＬ２、ＳＩＧＮ、ＲＥＡＤＹ及びＥＯＢを発生す
る。第１選択部２３は既に設定されたアドレス値“００
００１2 ”とメモリ部２１Ａまたは２１Ｂから出力され
る相対アドレスデータＲＡＤＤＲのうち一つを制御部２
２により発生された第１選択信号ＳＥＬ１に応じて加算
器２４に出力する。加算器２４はラッチ２５の出力デー
タ、制御部２２から出力される区分ビットデータＣＩＤ
及び第１選択部２３の出力データを加算する。加算器２
４により生成された絶対アドレスデータＡＡＤＤＲはラ
ッチ２５に貯蔵される。ラッチ２５に貯蔵されたデータ
はメモリ部２１Ａまたは２１Ｂの絶対アドレスとして使
われる。第１ビット数調整器２７はメモリ部２１Ａまた
は２１Ｂから印加される５ビットランデータを６ビット
データに作って出力し、第２ビット数調整器２８はメモ
リ部２１Ａまたは２１Ｂから印加される６ビットランデ
ータを１１ビットデータに作って出力する。第２選択部
２６はビット数調整器２７，２８及び制御部２２から出
力されるデータを制御部２２からの第２選択信号ＳＥＬ
２に応じて選択的に出力する。制御部２２は第２選択部
２６に印加される６ビットのデータ伝送線と１１ビット
のデータ伝送線を備える。
【００１６】前述した構成の図２の動作を説明する前に
図３，図４に基づきメモリ部２１Ａまたは２１Ｂの構造
を詳細に説明する。図３に示したハフマントリ(Huffman
tree)は四角形及び円形で示したノード数ほどの絶対ア
ドレスを有し、円形で示されたノードのリーフ(leaf)数
ほどのラン／レベルデータを有する。図３に示したハフ
マントリの総ノード数は次の式（１）により計算され
る。
図３，図４に基づきメモリ部２１Ａまたは２１Ｂの構造
を詳細に説明する。図３に示したハフマントリ(Huffman
tree)は四角形及び円形で示したノード数ほどの絶対ア
ドレスを有し、円形で示されたノードのリーフ(leaf)数
ほどのラン／レベルデータを有する。図３に示したハフ
マントリの総ノード数は次の式（１）により計算され
る。
【００１７】 総ノード数 ＝ ［リーフ数×２］−１ （１） 図３のハフマントリがＭＰＥＧ２のＤＣＴ係数により構
成された場合、リーフ数は１１３なので総ノード数は２
２５（＝［２×１１３］−１）個となる。かかるハフマ
ントリに基づき設計されたメモリ部２１Ａまたは２１Ｂ
は２２５個の絶対アドレスを有し、絶対アドレスは１９
ビットの貯蔵容量を有するそれぞれの貯蔵領域毎に割り
当てられる。各貯蔵領域に貯蔵される１９ビット情報は
５ビットの相対アドレスデータ、３ビットの状態信号、
５ビットのランデータ及び６ビットレベルデータよりな
る。ここで、相対アドレスは次のノードの指定のための
アドレスであり、状態信号ＳＴＡＴＵＳは入力符号がＥ
ＳＣコード、ＥＯＢコードまたはラン／レベルデータの
うちいずれかを示す。各メモリ部２１Ａまたは２１Ｂは
可変長符号テーブル内のシンボルを互いに区分できる最
小限のデータ容量を有するように設計される。
成された場合、リーフ数は１１３なので総ノード数は２
２５（＝［２×１１３］−１）個となる。かかるハフマ
ントリに基づき設計されたメモリ部２１Ａまたは２１Ｂ
は２２５個の絶対アドレスを有し、絶対アドレスは１９
ビットの貯蔵容量を有するそれぞれの貯蔵領域毎に割り
当てられる。各貯蔵領域に貯蔵される１９ビット情報は
５ビットの相対アドレスデータ、３ビットの状態信号、
５ビットのランデータ及び６ビットレベルデータよりな
る。ここで、相対アドレスは次のノードの指定のための
アドレスであり、状態信号ＳＴＡＴＵＳは入力符号がＥ
ＳＣコード、ＥＯＢコードまたはラン／レベルデータの
うちいずれかを示す。各メモリ部２１Ａまたは２１Ｂは
可変長符号テーブル内のシンボルを互いに区分できる最
小限のデータ容量を有するように設計される。
【００１８】従って、メモリ部２１Ａまたは２１Ｂは２
２５個のノードが必要なので、総４２７５ビット数のデ
ータ貯蔵容量を有するように設計される。図３がＭＰＥ
Ｇ２のインタモードのＤＣＴ係数のためのハフマントリ
の場合、メモリ部２１Ａは図４のテーブルに示した通り
絶対アドレスとシンボルとの関係を有し、その場合の相
対アドレス、リーフ、ＥＳＣ符号及びＥＯＢ符号もやは
り図４のテーブルに示した。ＭＰＥＧ２のイントラモー
ドのためのメモリ部２１Ｂを図３，図４と前述したこと
に基づき設計することは当業者にとって自明なのでその
具体的な説明は省くこととする。
２５個のノードが必要なので、総４２７５ビット数のデ
ータ貯蔵容量を有するように設計される。図３がＭＰＥ
Ｇ２のインタモードのＤＣＴ係数のためのハフマントリ
の場合、メモリ部２１Ａは図４のテーブルに示した通り
絶対アドレスとシンボルとの関係を有し、その場合の相
対アドレス、リーフ、ＥＳＣ符号及びＥＯＢ符号もやは
り図４のテーブルに示した。ＭＰＥＧ２のイントラモー
ドのためのメモリ部２１Ｂを図３，図４と前述したこと
に基づき設計することは当業者にとって自明なのでその
具体的な説明は省くこととする。
【００１９】図２の装置の動作説明へ戻り、図２の装置
はビットストリーム形態に入力される可変長符号化され
たデータの各ビットデータが入力される度にそれによる
動作を行う。図２の装置が可変長復号化動作の遂行を始
めると、メモリ部２１Ａまたは２１Ｂは該当テーブルに
入力されるモード信号ＩＮＴＲＡまたはＩＮＴＥＲによ
り活性化される。このモード信号ＩＮＴＲＡまたはＩＮ
ＴＥＲは制御部２２へも印加される。ＭＰＥＧ２により
マクロブロック（またはブロック）単位の開始を示す信
号ＳＴＡＲＴが印加される場合、制御部２２はインタモ
ード信号ＩＮＴＥＲが印加されたかを判断する。すなわ
ち、インタモードのためのメモリ部２１Ａを用いた可変
長復号化動作が行われるかを判断する。可変長復号化が
インタモードに行われる場合、制御部２２は開始信号Ｓ
ＴＡＲＴが印加された以後に最初に入力されるビットデ
ータの値によりその値が異なる区分ビットデータＣＩＤ
を発生する。最小ビットデータの値が“１”なら、制御
部２２は値“１”を有する区分ビットデータＣＩＤを加
算器２４に出力する。反面、最初ビットデータの値が
“０”なら、制御部２２は値“０”を有する区分ビット
データＣＩＤを加算器２４に出力する。
はビットストリーム形態に入力される可変長符号化され
たデータの各ビットデータが入力される度にそれによる
動作を行う。図２の装置が可変長復号化動作の遂行を始
めると、メモリ部２１Ａまたは２１Ｂは該当テーブルに
入力されるモード信号ＩＮＴＲＡまたはＩＮＴＥＲによ
り活性化される。このモード信号ＩＮＴＲＡまたはＩＮ
ＴＥＲは制御部２２へも印加される。ＭＰＥＧ２により
マクロブロック（またはブロック）単位の開始を示す信
号ＳＴＡＲＴが印加される場合、制御部２２はインタモ
ード信号ＩＮＴＥＲが印加されたかを判断する。すなわ
ち、インタモードのためのメモリ部２１Ａを用いた可変
長復号化動作が行われるかを判断する。可変長復号化が
インタモードに行われる場合、制御部２２は開始信号Ｓ
ＴＡＲＴが印加された以後に最初に入力されるビットデ
ータの値によりその値が異なる区分ビットデータＣＩＤ
を発生する。最小ビットデータの値が“１”なら、制御
部２２は値“１”を有する区分ビットデータＣＩＤを加
算器２４に出力する。反面、最初ビットデータの値が
“０”なら、制御部２２は値“０”を有する区分ビット
データＣＩＤを加算器２４に出力する。
【００２０】一方、可変長復号化がイントラモードに行
われる場合、制御部２２は開始信号ＳＴＡＲＴが印加さ
れた以後に最初に入力されるビットデータの値に問わず
常に値“０”を有する区分ビットデータＣＩＤを発生す
る。そして、制御部２２は最初ビットデータが印加され
た以後は印加されるビットデータの値に問わず常に値
“０”を有する区分ビットデータＣＩＤを発生する。従
って、区分ビットデータＣＩＤが発生される場合を除け
ば、図２の装置は各モードによるメモリ部２１Ａまたは
２１Ｂを用い、イントラモードとインタモードに問わず
同一な方式で動作する。よって、以降は図３，図４に基
づき図２の装置がインタモードに動作する場合のみ詳細
に説明する。
われる場合、制御部２２は開始信号ＳＴＡＲＴが印加さ
れた以後に最初に入力されるビットデータの値に問わず
常に値“０”を有する区分ビットデータＣＩＤを発生す
る。そして、制御部２２は最初ビットデータが印加され
た以後は印加されるビットデータの値に問わず常に値
“０”を有する区分ビットデータＣＩＤを発生する。従
って、区分ビットデータＣＩＤが発生される場合を除け
ば、図２の装置は各モードによるメモリ部２１Ａまたは
２１Ｂを用い、イントラモードとインタモードに問わず
同一な方式で動作する。よって、以降は図３，図４に基
づき図２の装置がインタモードに動作する場合のみ詳細
に説明する。
【００２１】開始信号ＳＴＡＲＴが印加されれば、制御
部２２はリセット信号ＲＳＴを発生してラッチ２５に貯
蔵されたデータをナル（null）データに作る。制御部２
２は入力されるビットデータの値により第１選択信号Ｓ
ＥＬ１を発生する。したがって、制御部２２に入力され
る可変長符号化されたビットデータの値が“１”の場
合、第１選択部２３は第１選択信号ＳＥＬ１に応じて既
に設定されたアドレス値“００００１2 ”を加算器２４
に出力する。反面、制御部２２に入力される可変長符号
化されたビットデータの値が“０”なら、第１選択部２
３は第１選択信号ＳＥＬ１に応じてメモリ部２１Ａまた
は２１Ｂから出力される相対アドレスデータＲＡＤＤＲ
を加算器２４に出力する。
部２２はリセット信号ＲＳＴを発生してラッチ２５に貯
蔵されたデータをナル（null）データに作る。制御部２
２は入力されるビットデータの値により第１選択信号Ｓ
ＥＬ１を発生する。したがって、制御部２２に入力され
る可変長符号化されたビットデータの値が“１”の場
合、第１選択部２３は第１選択信号ＳＥＬ１に応じて既
に設定されたアドレス値“００００１2 ”を加算器２４
に出力する。反面、制御部２２に入力される可変長符号
化されたビットデータの値が“０”なら、第１選択部２
３は第１選択信号ＳＥＬ１に応じてメモリ部２１Ａまた
は２１Ｂから出力される相対アドレスデータＲＡＤＤＲ
を加算器２４に出力する。
【００２２】開始信号ＳＴＡＲＴが印加された以後に制
御部２２に最初に入力される可変長符号化されたビット
データの値が“１”の場合、加算器２４は第１選択部２
３からの加算アドレスデータ“００００１2 ”と値
“１”を有する区分ビットデータＣＩＤを加えて、その
値が“２”の絶対アドレスデータＡＡＤＤＲを発生す
る。絶対アドレスデータＡＡＤＤＲはラッチ２５に貯蔵
され、メモリ部２１Ａに供給される。メモリ部２１Ａは
絶対アドレス値“２”を有する貯蔵領域に貯蔵された相
対アドレスデータＲＡＤＤＲ、状態信号ＳＴＡＴＵＳ、
ラン／レベルデータを出力する。
御部２２に最初に入力される可変長符号化されたビット
データの値が“１”の場合、加算器２４は第１選択部２
３からの加算アドレスデータ“００００１2 ”と値
“１”を有する区分ビットデータＣＩＤを加えて、その
値が“２”の絶対アドレスデータＡＡＤＤＲを発生す
る。絶対アドレスデータＡＡＤＤＲはラッチ２５に貯蔵
され、メモリ部２１Ａに供給される。メモリ部２１Ａは
絶対アドレス値“２”を有する貯蔵領域に貯蔵された相
対アドレスデータＲＡＤＤＲ、状態信号ＳＴＡＴＵＳ、
ラン／レベルデータを出力する。
【００２３】図４において、絶対アドレス値が“２”の
場合、ランデータは“０”でありレベルデータは“１”
である。従って、メモリ部２１Ａはリーフビット値が
“１”の状態信号ＳＴＡＴＵＳを制御部２２に出力し、
ラン／レベルデータ（＝０／１）を第１ビット数調整器
２７及び第２ビット数調整器２８に出力する。この場
合、メモリ部２１Ａはデータが“０”の絶対アドレスを
指すようにポインタを移動させる。制御部２２は印加さ
れる状態信号ＳＴＡＴＵＳに応じてリセット信号ＲＳＴ
を発生し、ラッチ２５はリセット信号ＲＳＴに応じて初
期化される。
場合、ランデータは“０”でありレベルデータは“１”
である。従って、メモリ部２１Ａはリーフビット値が
“１”の状態信号ＳＴＡＴＵＳを制御部２２に出力し、
ラン／レベルデータ（＝０／１）を第１ビット数調整器
２７及び第２ビット数調整器２８に出力する。この場
合、メモリ部２１Ａはデータが“０”の絶対アドレスを
指すようにポインタを移動させる。制御部２２は印加さ
れる状態信号ＳＴＡＴＵＳに応じてリセット信号ＲＳＴ
を発生し、ラッチ２５はリセット信号ＲＳＴに応じて初
期化される。
【００２４】印加された状態信号ＳＴＡＴＵＳ内のリー
フビット値が“１”なので制御部２２は入力されたビッ
トデータについてラン／レベルデータが決定されると判
断し、それ以降に入力される可変長符号化された２ビッ
トデータをサイン信号ＳＩＧＮに出力する。ここで、サ
イン信号ＳＩＧＮは可変長符号化に使われる符号語の後
段に加えられるサインビットによるもので、サインビッ
トはＭＰＥＧ２の規格によるものである。制御部２２は
開始信号ＳＴＡＲＴが印加された以後の最初ビットデー
タが“１”の場合、そのビットデータを含む２ビットデ
ータ以後に新たに入力されるビットデータからシンボル
を決定するための可変長復号化動作を再び行う。
フビット値が“１”なので制御部２２は入力されたビッ
トデータについてラン／レベルデータが決定されると判
断し、それ以降に入力される可変長符号化された２ビッ
トデータをサイン信号ＳＩＧＮに出力する。ここで、サ
イン信号ＳＩＧＮは可変長符号化に使われる符号語の後
段に加えられるサインビットによるもので、サインビッ
トはＭＰＥＧ２の規格によるものである。制御部２２は
開始信号ＳＴＡＲＴが印加された以後の最初ビットデー
タが“１”の場合、そのビットデータを含む２ビットデ
ータ以後に新たに入力されるビットデータからシンボル
を決定するための可変長復号化動作を再び行う。
【００２５】一方、開始信号ＳＴＡＲＴが印加された以
後に最初に入力される可変長符号化されたビットデータ
が“０”の場合、メモリ部２１Ａまたは２１Ｂから出力
される相対アドレスデータＲＡＤＤＲ、ラッチ２５から
出力される絶対アドレスデータＡＡＤＤＲ及び制御部２
２からの区分ビットデータＣＩＤの値が全部“０”なの
で、加算器２４はその値が“０”の絶対アドレスデータ
ＡＡＤＤＲを発生する。
後に最初に入力される可変長符号化されたビットデータ
が“０”の場合、メモリ部２１Ａまたは２１Ｂから出力
される相対アドレスデータＲＡＤＤＲ、ラッチ２５から
出力される絶対アドレスデータＡＡＤＤＲ及び制御部２
２からの区分ビットデータＣＩＤの値が全部“０”なの
で、加算器２４はその値が“０”の絶対アドレスデータ
ＡＡＤＤＲを発生する。
【００２６】メモリ部２１Ａは絶対アドレスデータＡＡ
ＤＤＲ“０”に応ずる相対アドレスデータＲＡＤＤＲ
“４”を第１選択部２３に出力し、３ビットデータが全
部“０”の状態信号ＳＴＡＴＵＳを制御部２２に出力す
る。可変長符号化されたビットデータが新たに制御部２
２に印加されれば、制御部２２はその値が“０”の区分
ビットデータＣＩＤを加算器２４に出力し、新たに印加
されたビットデータと同一な値を有する第１選択信号Ｓ
ＥＬ１を発生する。
ＤＤＲ“０”に応ずる相対アドレスデータＲＡＤＤＲ
“４”を第１選択部２３に出力し、３ビットデータが全
部“０”の状態信号ＳＴＡＴＵＳを制御部２２に出力す
る。可変長符号化されたビットデータが新たに制御部２
２に印加されれば、制御部２２はその値が“０”の区分
ビットデータＣＩＤを加算器２４に出力し、新たに印加
されたビットデータと同一な値を有する第１選択信号Ｓ
ＥＬ１を発生する。
【００２７】加算器２４はラッチ２５にラッチングされ
たデータ、制御部２２からの区分ビットデータＣＩＤ及
び第１選択部２３の出力データを加算し、加算により得
られた絶対アドレスデータＡＡＤＤＲをラッチ２５に供
給する。ラッチ２５に貯蔵された絶対アドレスデータは
メモリ部２１Ａまたは２１Ｂに供給されメモリ部２１Ａ
または２１Ｂの絶対アドレスとして使われる。メモリ部
２１Ａまたは２１Ｂはラッチ２５からの８ビット絶対ア
ドレスデータＡＡＤＤＲによりポインタを移動させ、該
当絶対アドレスにより指定される貯蔵領域に入っている
相対アドレスデータＲＡＤＤＲ、状態信号ＳＴＡＴＵＳ
及びラン／レベルデータを出力する。
たデータ、制御部２２からの区分ビットデータＣＩＤ及
び第１選択部２３の出力データを加算し、加算により得
られた絶対アドレスデータＡＡＤＤＲをラッチ２５に供
給する。ラッチ２５に貯蔵された絶対アドレスデータは
メモリ部２１Ａまたは２１Ｂに供給されメモリ部２１Ａ
または２１Ｂの絶対アドレスとして使われる。メモリ部
２１Ａまたは２１Ｂはラッチ２５からの８ビット絶対ア
ドレスデータＡＡＤＤＲによりポインタを移動させ、該
当絶対アドレスにより指定される貯蔵領域に入っている
相対アドレスデータＲＡＤＤＲ、状態信号ＳＴＡＴＵＳ
及びラン／レベルデータを出力する。
【００２８】制御部２２に入力される可変長符号化され
たビットデータについて特定シンボルが決定されていな
い場合、メモリ部２１Ａはラッチ２５から印加される絶
対アドレスデータＡＡＤＤＲにより指定される貯蔵領域
に貯蔵された相対アドレスデータＲＡＤＤＲと３ビット
データ全部がその値が“０”の状態信号ＳＴＡＴＵＳを
発生する。特定ラン／レベルデータが定められる場合、
メモリ部２１Ａは該当ランデータ及びレベルデータを第
１ビット数調整器２７及び第２ビット数調整器２８に出
力し、リーフビットの値が“１”の状態信号ＳＴＡＴＵ
Ｓを制御部２２に供給する。制御部２２はこの状態信号
ＳＴＡＴＵＳに応じてビット数調整器２７，２８から出
力されるデータを第２選択部２６を通じて出力させる第
２選択信号ＳＥＬ２を発生する。第１ビット数調整器２
７はメモリ部２１Ａまたは２１Ｂから印加される５ビッ
トのランデータに“０”を加えて６ビットのデータを形
成した後、第２選択部２６に出力する。第２ビット数調
整器２８はメモリ部２１Ａまたは２１Ｂから印加される
６ビットのレベルデータに“０００００”を加えて１１
ビットのデータを形成した後、第２選択部２６に出力す
る。ビット数調整器２７，２８が入力される５ビットの
ランデータを６ビット長さに、入力される６ビットのレ
ベルデータを１１ビット長さに変えることはＭＰＥＧ２
の規格に従うことである。
たビットデータについて特定シンボルが決定されていな
い場合、メモリ部２１Ａはラッチ２５から印加される絶
対アドレスデータＡＡＤＤＲにより指定される貯蔵領域
に貯蔵された相対アドレスデータＲＡＤＤＲと３ビット
データ全部がその値が“０”の状態信号ＳＴＡＴＵＳを
発生する。特定ラン／レベルデータが定められる場合、
メモリ部２１Ａは該当ランデータ及びレベルデータを第
１ビット数調整器２７及び第２ビット数調整器２８に出
力し、リーフビットの値が“１”の状態信号ＳＴＡＴＵ
Ｓを制御部２２に供給する。制御部２２はこの状態信号
ＳＴＡＴＵＳに応じてビット数調整器２７，２８から出
力されるデータを第２選択部２６を通じて出力させる第
２選択信号ＳＥＬ２を発生する。第１ビット数調整器２
７はメモリ部２１Ａまたは２１Ｂから印加される５ビッ
トのランデータに“０”を加えて６ビットのデータを形
成した後、第２選択部２６に出力する。第２ビット数調
整器２８はメモリ部２１Ａまたは２１Ｂから印加される
６ビットのレベルデータに“０００００”を加えて１１
ビットのデータを形成した後、第２選択部２６に出力す
る。ビット数調整器２７，２８が入力される５ビットの
ランデータを６ビット長さに、入力される６ビットのレ
ベルデータを１１ビット長さに変えることはＭＰＥＧ２
の規格に従うことである。
【００２９】特定ラン／レベルデータが決定される場合
の理解のため、以前シンボルに対する復号化が完了され
た状態でビットデータが“０１１ｓ”の順に制御部２２
に入力される場合を説明すれば次の通りである。以前シ
ンボルに対する復号化が完了されれば、制御部２２はリ
セット信号ＲＳＴを発生してラッチ２５をリセットさせ
る。
の理解のため、以前シンボルに対する復号化が完了され
た状態でビットデータが“０１１ｓ”の順に制御部２２
に入力される場合を説明すれば次の通りである。以前シ
ンボルに対する復号化が完了されれば、制御部２２はリ
セット信号ＲＳＴを発生してラッチ２５をリセットさせ
る。
【００３０】ビットデータ“０”が制御部２２に印加さ
れれば、制御部２２はその値が“０”の区分ビットデー
タＣＩＤとメモリ部２１Ａから印加される相対アドレス
データＲＡＤＤＲを加算器２４に印加させる第１選択信
号ＳＥＬ１を発生する。加算器２４はラッチ２５の出力
データ“０”、区分ビットデータＣＩＤ及び第１選択部
２３の出力データを加算してその値が“０”の絶対アド
レスデータＡＡＤＤＲを発生する。ラッチ２５はその絶
対アドレスデータＡＡＤＤＲを貯蔵し、メモリ部２１Ａ
はラッチに貯蔵された絶対アドレスデータＡＡＤＤＲに
より図３において絶対アドレスデータが“０”の貯蔵領
域を指すようにポインタを移動させる。
れれば、制御部２２はその値が“０”の区分ビットデー
タＣＩＤとメモリ部２１Ａから印加される相対アドレス
データＲＡＤＤＲを加算器２４に印加させる第１選択信
号ＳＥＬ１を発生する。加算器２４はラッチ２５の出力
データ“０”、区分ビットデータＣＩＤ及び第１選択部
２３の出力データを加算してその値が“０”の絶対アド
レスデータＡＡＤＤＲを発生する。ラッチ２５はその絶
対アドレスデータＡＡＤＤＲを貯蔵し、メモリ部２１Ａ
はラッチに貯蔵された絶対アドレスデータＡＡＤＤＲに
より図３において絶対アドレスデータが“０”の貯蔵領
域を指すようにポインタを移動させる。
【００３１】二番目のビットデータ“１”について、制
御部２２は第２選択部２３が加算アドレスデータ“００
００１2 ”を出力するように第１選択信号ＳＥＬ１とそ
の値が“０”である区分ビットデータＣＩＤを発生す
る。加算器２４は入力データについて加算動作を行い、
加算結果による絶対アドレスデータＡＡＤＤＲ“５”を
ラッチ２５に出力する。ラッチ２５は絶対アドレスデー
タＡＡＤＤＲ“５”を貯蔵する。メモリ部２１Ａは絶対
アドレスデータＡＡＤＤＲ“５”を有する貯蔵領域を指
すようにポインタを移動させ、その貯蔵領域に貯蔵され
た相対アドレスデータＲＡＤＤＲ“２”を第１選択部２
３に出力する。
御部２２は第２選択部２３が加算アドレスデータ“００
００１2 ”を出力するように第１選択信号ＳＥＬ１とそ
の値が“０”である区分ビットデータＣＩＤを発生す
る。加算器２４は入力データについて加算動作を行い、
加算結果による絶対アドレスデータＡＡＤＤＲ“５”を
ラッチ２５に出力する。ラッチ２５は絶対アドレスデー
タＡＡＤＤＲ“５”を貯蔵する。メモリ部２１Ａは絶対
アドレスデータＡＡＤＤＲ“５”を有する貯蔵領域を指
すようにポインタを移動させ、その貯蔵領域に貯蔵され
た相対アドレスデータＲＡＤＤＲ“２”を第１選択部２
３に出力する。
【００３２】三番目のビットデータ“１”について、制
御部２２の制御により第１選択部２３は加算アドレスデ
ータ“００００１2 ”を加算器２４に出力し、加算器２
４はラッチ２５に貯蔵されたデータ“５”と第１選択部
２３の出力データ“００００１2 ”及びその値が“０”
の区分ビットデータＣＩＤを加算する。加算器２４によ
り生成されたデータ“６”はラッチ２５に貯蔵する。メ
モリ部２１Ａはラッチ２５に貯蔵された絶対アドレスデ
ータＡＡＤＤＲ“６”を有する貯蔵領域を指すようにポ
インタを移動させる。メモリ部２１Ａはポインタにより
指定される貯蔵領域に貯蔵されたランデータ“１”及び
レベルデータ“１”を第１ビット数調整器２７及び第２
ビット数調整器２８にそれぞれ出力する。この際、メモ
リ部２１Ａから出力される状態信号ＳＴＡＴＵＳはリー
フビット値“１”を有するので、制御部２２はビット数
調整器２７，２８から供給されるデータを第２選択部２
６を通じて出力させる第２選択信号ＳＥＬ２を発生す
る。制御部２２はその次に入力されるビットデータと同
一な値を有するサイン信号ＳＩＧＮを出力する。また、
制御部２２はラッチ２５をリセットさせるためのリセッ
ト信号ＲＳＴを発生する。このリセット信号ＲＳＴは制
御部２２に入力される可変長符号化されたデータから特
定シンボルが決定される場合、すなわち入力された可変
長符号化されたデータによりラン／レベルデータ、ＥＯ
Ｂ符号またはＥＳＣ符号が決定される場合に発生され
る。
御部２２の制御により第１選択部２３は加算アドレスデ
ータ“００００１2 ”を加算器２４に出力し、加算器２
４はラッチ２５に貯蔵されたデータ“５”と第１選択部
２３の出力データ“００００１2 ”及びその値が“０”
の区分ビットデータＣＩＤを加算する。加算器２４によ
り生成されたデータ“６”はラッチ２５に貯蔵する。メ
モリ部２１Ａはラッチ２５に貯蔵された絶対アドレスデ
ータＡＡＤＤＲ“６”を有する貯蔵領域を指すようにポ
インタを移動させる。メモリ部２１Ａはポインタにより
指定される貯蔵領域に貯蔵されたランデータ“１”及び
レベルデータ“１”を第１ビット数調整器２７及び第２
ビット数調整器２８にそれぞれ出力する。この際、メモ
リ部２１Ａから出力される状態信号ＳＴＡＴＵＳはリー
フビット値“１”を有するので、制御部２２はビット数
調整器２７，２８から供給されるデータを第２選択部２
６を通じて出力させる第２選択信号ＳＥＬ２を発生す
る。制御部２２はその次に入力されるビットデータと同
一な値を有するサイン信号ＳＩＧＮを出力する。また、
制御部２２はラッチ２５をリセットさせるためのリセッ
ト信号ＲＳＴを発生する。このリセット信号ＲＳＴは制
御部２２に入力される可変長符号化されたデータから特
定シンボルが決定される場合、すなわち入力された可変
長符号化されたデータによりラン／レベルデータ、ＥＯ
Ｂ符号またはＥＳＣ符号が決定される場合に発生され
る。
【００３３】制御部２２に入力される可変長符号化され
たビットデータがＥＯＢコードの場合、メモリ部２１Ａ
または２１ＢはＥＯＢビット値が“１”の状態信号ＳＴ
ＡＴＵＳを発生し、制御部２２はこの状態信号ＳＴＡＴ
ＵＳに応じてＥＯＢ信号を発生する。可変長符号化され
たビットデータがＥＳＣコードの場合、メモリ部２１Ａ
または２１ＢはＥＳＣビット値が“１”の状態信号ＳＴ
ＡＴＵＳを発生する。この状態信号ＳＴＡＴＵＳが印加
されれば、制御部２２は貯蔵していた固定長さのＥＳＣ
コードデータを第２選択部２６に出力し、またＥＳＣコ
ードデータを第２選択部２６から出力させる第２選択信
号ＳＥＬ２を発生する。第２選択部２６から出力される
ラン／レベルデータ及びＥＳＣコードデータは後段の逆
量子化器（図示せず）へ供給される。制御部２２から出
力される準備信号ＲＥＡＤＹは第２選択部２６または制
御部２２から出力される信号が有効な信号であることを
後段の機器（図示せず）に知らせるためのものである。
この準備信号ＲＥＡＤＹは第２選択部２６からラン／レ
ベルデータまたはＥＳＣコードデータが出力される場
合、または制御部２２からサイン信号ＳＩＧＮ，ＥＯＢ
コードデータが出力される場合に発生される。
たビットデータがＥＯＢコードの場合、メモリ部２１Ａ
または２１ＢはＥＯＢビット値が“１”の状態信号ＳＴ
ＡＴＵＳを発生し、制御部２２はこの状態信号ＳＴＡＴ
ＵＳに応じてＥＯＢ信号を発生する。可変長符号化され
たビットデータがＥＳＣコードの場合、メモリ部２１Ａ
または２１ＢはＥＳＣビット値が“１”の状態信号ＳＴ
ＡＴＵＳを発生する。この状態信号ＳＴＡＴＵＳが印加
されれば、制御部２２は貯蔵していた固定長さのＥＳＣ
コードデータを第２選択部２６に出力し、またＥＳＣコ
ードデータを第２選択部２６から出力させる第２選択信
号ＳＥＬ２を発生する。第２選択部２６から出力される
ラン／レベルデータ及びＥＳＣコードデータは後段の逆
量子化器（図示せず）へ供給される。制御部２２から出
力される準備信号ＲＥＡＤＹは第２選択部２６または制
御部２２から出力される信号が有効な信号であることを
後段の機器（図示せず）に知らせるためのものである。
この準備信号ＲＥＡＤＹは第２選択部２６からラン／レ
ベルデータまたはＥＳＣコードデータが出力される場
合、または制御部２２からサイン信号ＳＩＧＮ，ＥＯＢ
コードデータが出力される場合に発生される。
【００３４】前述した一実施例はマクロブロックまたは
ブロックのような任意の区間の開始を示す開始信号ＳＴ
ＡＲＴに応じて動作し、制御部２２でＥＳＣコードデー
タとブロック終端信号ＥＯＢを発生するように構成され
たが、メモリ部２１Ａまたは２１Ｂでブロック終端信号
ＥＯＢ及びＥＳＣコードデータを発生する変形実施例も
当業者にとって本発明の範疇内で自明であろう。この変
形実施例の場合、状態信号はただシンボルが決定される
か否かのみを示す。
ブロックのような任意の区間の開始を示す開始信号ＳＴ
ＡＲＴに応じて動作し、制御部２２でＥＳＣコードデー
タとブロック終端信号ＥＯＢを発生するように構成され
たが、メモリ部２１Ａまたは２１Ｂでブロック終端信号
ＥＯＢ及びＥＳＣコードデータを発生する変形実施例も
当業者にとって本発明の範疇内で自明であろう。この変
形実施例の場合、状態信号はただシンボルが決定される
か否かのみを示す。
【００３５】
【発明の効果】以上述べたように、本発明の相対アドレ
スを用いた可変長復号化装置はバレルシフタを用いた従
来の可変長復号化システムとは異なり他の信号の処理過
程を行うことにより、従来のシステムより簡単な制御回
路を使うのでハードウェア的に簡単に設計でき、可変長
符号テーブルを少ない貯蔵容量のメモリで具現できる。
スを用いた可変長復号化装置はバレルシフタを用いた従
来の可変長復号化システムとは異なり他の信号の処理過
程を行うことにより、従来のシステムより簡単な制御回
路を使うのでハードウェア的に簡単に設計でき、可変長
符号テーブルを少ない貯蔵容量のメモリで具現できる。
【図１】従来の可変長復号化装置を示したブロック図で
ある。
ある。
【図２】本発明の好適な一実施例による相対アドレスを
用いた可変長復号化装置を示すブロック図である。
用いた可変長復号化装置を示すブロック図である。
【図３】ＭＰＥＧ２のインタモードのための可変長符号
テーブルに基づき設計されたメモリ部２１Ａを説明する
ための図である。
テーブルに基づき設計されたメモリ部２１Ａを説明する
ための図である。
【図４】ＭＰＥＧ２のインタモードのための可変長符号
テーブルに基づき設計されたメモリ部２１Ａを説明する
ための図である。
テーブルに基づき設計されたメモリ部２１Ａを説明する
ための図である。
２１ メモリ部 ２２ 制御部 ２３，２６ 選択部 ２４ 加算器 ２５ ラッチ ２７，２８ ビット数調整器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24
Claims (16)
- 【請求項１】 可変長符号化されたデータに応ずるシン
ボルデータを出力するための可変長復号化装置におい
て、 絶対アドレスに応ずる各貯蔵領域が相対アドレスデー
タ、シンボルが定められるかを示す状態信号及びシンボ
ルデータを貯蔵する複数個の貯蔵領域を備え、入力され
る絶対アドレスデータにより指定される貯蔵領域に貯蔵
された情報を出力するメモリ手段と、 制御信号と前記メモリ手段からの相対アドレスデータに
応じて絶対アドレスデータを発生する絶対アドレス発生
手段と、 可変長符号化されたビットデータ及び前記メモリ手段か
ら出力される状態信号に応じて制御信号を発生する制御
手段を含む可変長復号化装置。 - 【請求項２】 前記メモリ手段は可変長符号テーブルに
基づいた可変長符号とシンボルとの関係を、複数個の絶
対アドレス値の夫々に相対アドレスデータ、シンボルが
決定されるかを示す状態信号及びシンボルデータが割り
当てられる形態に貯蔵し、前記相対アドレスデータは次
に入力される可変長符号化されたビットデータが有し得
る値のうち一つの値により定められるシンボルに応ずる
絶対アドレスデータのためのものであることを特徴とす
る請求項１に記載の可変長復号化装置。 - 【請求項３】 前記各貯蔵領域は相異なる絶対アドレス
値に応ずる相対アドレスデータ、状態信号及びシンボル
データを区分できる最小限のデータ大きさに各絶対アド
レス値に応ずる相対アドレスデータ、状態信号及びシン
ボルデータを貯蔵することを特徴とする請求項２に記載
の可変長復号化装置。 - 【請求項４】 前記メモリ手段に備えられた複数個の貯
蔵領域のそれぞれは可変長符号化されたデータに応ずる
シンボルデータ及びシンボルが決定されることを示す状
態信号を貯蔵する第１形態の貯蔵領域と、可変長符号化
されたデータに応ずるシンボルデータがない場合のため
の相対アドレスデータ及びシンボルが定められないこと
を示す状態信号を貯蔵する第２形態の貯蔵領域のうち一
つであることを特徴とする請求項１に記載の可変長復号
化装置。 - 【請求項５】 前記メモリ手段は前記絶対アドレス発生
手段により発生された絶対アドレスデータにより第１形
態の貯蔵領域が指定されれば、特定シンボルが定められ
ることを示す状態信号とシンボルデータを出力し、 前記絶対アドレス発生手段により発生された絶対アドレ
スデータにより第２形態の貯蔵領域が指定されれば特定
シンボルが定められないことを示す状態信号と相対アド
レスデータを出力する請求項４に記載の可変長復号化装
置。 - 【請求項６】 前記絶対アドレス発生手段は入力データ
を貯蔵するラッチ部と、 前記メモリ手段から出力される相対アドレスデータと既
に設定されたアドレス値を印加される選択制御信号に応
じて選択的に出力するための選択部と、 前記ラッチ部に貯蔵されたデータと前記選択部から印加
されるデータを加算して絶対アドレスデータを生成し、
生成された絶対アドレスデータを前記ラッチ部に供給す
る加算器を含め、 前記制御手段は前記メモリ手段から可変長符号化された
データに応ずるシンボルが定められたことを示す状態信
号が印加されれば前記ラッチをリセットさせ、現在入力
される可変長符号化されたビットデータの値により選択
制御信号を発生することを特徴とする請求項１に記載の
可変長復号化装置。 - 【請求項７】 前記制御手段は現在入力される可変長符
号化されたビットデータ値が“１”なら前記既に設定さ
れたアドレス値を前記加算器に出力させる選択制御信号
を発生し、その値が“０”なら前記メモリ手段からの相
対アドレスデータを前記加算器に出力させる選択制御信
号を発生する請求項６に記載の可変長復号化装置。 - 【請求項８】 既に設定された大きさのブロック単位に
可変長符号化されたデータに応ずるシンボルデータを出
力するための可変長復号化装置において、 絶対アドレスに応ずる各貯蔵領域が相対アドレスデー
タ、シンボルデータ及びシンボルが決定されるか否か及
び決定されたシンボルの種類を示す状態信号を貯蔵する
複数個の貯蔵領域を備え、入力される絶対アドレスデー
タにより指定される貯蔵領域に貯蔵された情報を出力す
るメモリ手段と、 制御信号と前記メモリ手段からの相対アドレスデータに
応じて絶対アドレスデータを発生する絶対アドレス発生
手段と、 既に設定された大きさの各ブロックの開始を示す開始信
号と可変長符号化されたビットデータ及び前記メモリ手
段から出力される状態信号に応じて制御信号を発生する
制御手段を含む可変長復号化装置。 - 【請求項９】 前記メモリ手段は可変長符号テーブルに
よる可変長符号とシンボル間の関係を、複数個の絶対ア
ドレスのそれぞれに相対アドレスデータ、シンボルが決
定されるか否か及び決定されたシンボルの種類を示す状
態信号及びシンボルデータが割り当てられる形態に貯蔵
し、 前記相対アドレスデータは次に入力される可変長符号化
されたビットデータが有し得る値のうち一つの値により
定められるシンボルに応ずる絶対アドレスデータのため
のものであることを特徴とする請求項８に記載の可変長
復号化装置。 - 【請求項１０】 前記メモリ手段は相異なる絶対アドレ
ス値に応ずる相対アドレスデータ、状態信号及びシンボ
ルデータを区分できる最小限のデータ大きさに各絶対ア
ドレス値に応ずる相対アドレスデータ、状態信号及びシ
ンボルデータを貯蔵することを特徴とする請求項９に記
載の可変長復号化装置。 - 【請求項１１】 前記メモリ手段から出力されるシンボ
ルデータを前記可変長符号テーブルを用いる信号規格に
よるデータフォーマットに合うようにビット数を調整す
るためのビット数調整部をさらに含む請求項１０に記載
の可変長復号化装置。 - 【請求項１２】 前記メモリ手段に備えられた複数個の
貯蔵領域のそれぞれは可変長符号化されたデータに応ず
るシンボルデータ及びシンボルが決定されたことと決定
されたシンボルの種類を示す状態信号を貯蔵する第１形
態の貯蔵領域と、可変長符号化されたデータに応ずるシ
ンボルデータがない場合のための相対アドレスデータ及
びシンボルが決定されないことを示す状態信号を貯蔵す
る第２形態の貯蔵領域のうち一つであることを特徴とす
る請求項９に記載の可変長復号化装置。 - 【請求項１３】 前記絶対アドレス発生手段は入力デー
タを貯蔵するラッチ部と、 前記メモリ手段から出力される相対アドレスデータと既
に設定されたアドレス値を印加する選択制御信号に応じ
て選択的に出力するための選択部と、 前記ラッチ部に貯蔵されたデータと前記選択部から印加
されるデータ及び前記制御部から印加されるデータを加
算して絶対アドレスデータを生成し、生成された絶対ア
ドレスデータを前記ラッチ部に供給する加算器を含め、 前記制御手段は前記メモリ手段から可変長符号化された
データに応ずるシンボルが決定されたことを示す状態信
号が印加されれば前記ラッチをリセットさせ、現在入力
される可変長符号化されたビットデータの値により前記
選択部に印加される選択制御信号を発生し、開始信号が
印加された以後に最初に入力される可変長符号化された
ビットデータの値により前記加算器に印加されるデータ
の値を決定することを特徴とする請求項８に記載の可変
長復号化装置。 - 【請求項１４】 前記制御手段は現在入力される可変長
符号化されたビットデータの値が“１”なら前記既に設
定されたアドレス値を前記加算器に出力させる選択制御
信号を発生し、その値が“０”なら前記メモリ手段から
の相対アドレスデータを前記加算器に出力させる選択制
御信号を発生する請求項１３に記載の可変長復号化装
置。 - 【請求項１５】 前記メモリ手段がＭＰＥＧ２のインタ
モードＤＣＴ係数のための可変長符号テーブルに基づき
構成された場合、前記制御手段は開始信号の以後に最初
に印加される可変長符号化されたビットデータの値が
“１”なら選択部の出力データとラッチの出力データに
値“１”を加えた加算結果値を生成するように前記加算
器を制御することを特徴とする請求項１３に記載の可変
長復号化装置。 - 【請求項１６】 前記制御手段は前記メモリ手段から既
に設定されたブロックの終端を示す状態信号が印加され
れば、貯蔵していたブロック終端コードを出力すること
を特徴とする請求項８に記載の可変長復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR26541/1994 | 1994-10-17 | ||
| KR1019940026541A KR0152038B1 (ko) | 1994-10-17 | 1994-10-17 | 상대 주소를 이용한 가변장 복호화 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213916A true JPH08213916A (ja) | 1996-08-20 |
| JP3021331B2 JP3021331B2 (ja) | 2000-03-15 |
Family
ID=19395257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26698495A Expired - Fee Related JP3021331B2 (ja) | 1994-10-17 | 1995-10-16 | 相対アドレスを用いた可変長復号化装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5621405A (ja) |
| EP (1) | EP0708565B1 (ja) |
| JP (1) | JP3021331B2 (ja) |
| KR (1) | KR0152038B1 (ja) |
| CN (1) | CN1113473C (ja) |
| DE (1) | DE69535392T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060657A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 可変長符号復号装置 |
| US8064941B2 (en) | 2003-04-03 | 2011-11-22 | Lg Electronics Inc. | Apparatus and method for controlling access to network in wireless communication system |
| JP2012010369A (ja) * | 2011-08-03 | 2012-01-12 | Renesas Electronics Corp | 可変長符号復号装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830408A (ja) * | 1994-05-13 | 1996-02-02 | Canon Inc | 印刷装置及びシステム及びその制御方法 |
| JP3304745B2 (ja) * | 1996-03-11 | 2002-07-22 | 富士ゼロックス株式会社 | 可変長符号復号化器 |
| DE69716799T2 (de) * | 1996-03-21 | 2003-07-03 | Toshiba Kawasaki Kk | Verfahren zur Bildung von Paketen, Aufnahmeträger und Gerät zum Aufzeichnen von Daten variabler Länge |
| CN100534185C (zh) * | 1996-11-07 | 2009-08-26 | 松下电器产业株式会社 | 图像编码装置和图像解码装置 |
| US6195463B1 (en) * | 1997-07-03 | 2001-02-27 | Sony Corporation | Multiresolution image processing and storage on a single chip |
| US5929911A (en) * | 1997-10-27 | 1999-07-27 | International Business Machines Corporation | Multiformat reduced memory MPEG-2 compliant decoder |
| US6332152B1 (en) * | 1997-12-02 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit and data processing unit |
| JP2000059227A (ja) * | 1998-08-07 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 符号化／復号化装置、及び符号化／復号化方法 |
| US6442206B1 (en) | 1999-01-25 | 2002-08-27 | International Business Machines Corporation | Anti-flicker logic for MPEG video decoder with integrated scaling and display functions |
| US6470051B1 (en) * | 1999-01-25 | 2002-10-22 | International Business Machines Corporation | MPEG video decoder with integrated scaling and display functions |
| US6771824B1 (en) * | 1999-12-28 | 2004-08-03 | Lucent Technologies Inc. | Adaptive variable length decoding method |
| US6285303B1 (en) * | 2000-05-12 | 2001-09-04 | Eurica Califorrniaa | Gate table data compression and recovery process |
| KR20040039809A (ko) * | 2002-11-05 | 2004-05-12 | 엘지전자 주식회사 | 동영상 부호화기 및 이를 이용한 부호화 방법 |
| US7283591B2 (en) * | 2003-03-28 | 2007-10-16 | Tarari, Inc. | Parallelized dynamic Huffman decoder |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701111A (en) * | 1971-02-08 | 1972-10-24 | Ibm | Method of and apparatus for decoding variable-length codes having length-indicating prefixes |
| JPS5755668A (en) * | 1980-09-22 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Decoding method for run-length code |
| US4821290A (en) * | 1988-02-09 | 1989-04-11 | General Electric Company | Decoder for digital signal codes |
| US5136290A (en) * | 1990-06-18 | 1992-08-04 | Bond James W | Message expansion decoder and decoding method for a communication channel |
| JPH0479421A (ja) * | 1990-07-18 | 1992-03-12 | Toshiba Corp | 可変長符号化装置および可変長復号化装置 |
| US5369405A (en) * | 1992-05-19 | 1994-11-29 | Goldstar Co., Ltd. | Coefficient generation apparatus for variable length decoder |
| JP2827714B2 (ja) * | 1992-06-09 | 1998-11-25 | 国際電信電話株式会社 | ビデオ信号の高効率セル化方式 |
| JP3008685B2 (ja) * | 1992-08-03 | 2000-02-14 | 日本電気株式会社 | 可変長符号の復号化回路 |
| US5339077A (en) * | 1992-08-18 | 1994-08-16 | Idaho Research Foundation, Inc. | Comma code generator |
| EP0593046B1 (en) * | 1992-10-13 | 2000-07-26 | Nec Corporation | Huffman code decoding circuit |
| JP3007235B2 (ja) * | 1992-11-10 | 2000-02-07 | 富士写真フイルム株式会社 | 可変長符号の伸長装置および圧縮伸長装置 |
| KR960003452B1 (ko) * | 1992-12-31 | 1996-03-13 | 대우전자주식회사 | 가변길이부호 복호장치 |
| US5475389A (en) * | 1993-02-22 | 1995-12-12 | Hyundai Electronics Industries Co., Ltd. | Adaptive variable-length coding apparatus |
| US5459482A (en) * | 1993-06-24 | 1995-10-17 | Motorola, Inc. | Facsimile communication with an active addressing display device |
| US5557271A (en) * | 1993-09-23 | 1996-09-17 | Goldstar Co., Ltd. | Variable length coder and variable length decoder |
| KR970002483B1 (ko) * | 1993-11-29 | 1997-03-05 | 대우전자 주식회사 | 고속의 가변길이 복호화장치 |
| US5512896A (en) * | 1993-11-30 | 1996-04-30 | Texas Instruments Incorporated | Huffman encoding method, circuit and system employing most significant bit change for size detection |
| US5561422A (en) * | 1994-05-16 | 1996-10-01 | Daewoo Electronics Co., Ltd. | Method and apparatus for variable length coding with reduced memory requirement |
-
1994
- 1994-10-17 KR KR1019940026541A patent/KR0152038B1/ko not_active IP Right Cessation
-
1995
- 1995-10-13 EP EP19950307283 patent/EP0708565B1/en not_active Expired - Lifetime
- 1995-10-13 DE DE1995635392 patent/DE69535392T2/de not_active Expired - Lifetime
- 1995-10-13 US US08/543,038 patent/US5621405A/en not_active Expired - Lifetime
- 1995-10-16 JP JP26698495A patent/JP3021331B2/ja not_active Expired - Fee Related
- 1995-10-17 CN CN95119945A patent/CN1113473C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064941B2 (en) | 2003-04-03 | 2011-11-22 | Lg Electronics Inc. | Apparatus and method for controlling access to network in wireless communication system |
| JP2008060657A (ja) * | 2006-08-29 | 2008-03-13 | Renesas Technology Corp | 可変長符号復号装置 |
| US8264386B2 (en) | 2006-08-29 | 2012-09-11 | Renesas Electronics Corporation | Variable length code decoding device and decoding method |
| US8884792B2 (en) | 2006-08-29 | 2014-11-11 | Renesas Electronics Corporation | Variable length code decoding device and decoding method |
| JP2012010369A (ja) * | 2011-08-03 | 2012-01-12 | Renesas Electronics Corp | 可変長符号復号装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5621405A (en) | 1997-04-15 |
| JP3021331B2 (ja) | 2000-03-15 |
| DE69535392T2 (de) | 2007-10-31 |
| KR960016539A (ko) | 1996-05-22 |
| DE69535392D1 (de) | 2007-04-05 |
| CN1113473C (zh) | 2003-07-02 |
| EP0708565B1 (en) | 2007-02-21 |
| EP0708565A2 (en) | 1996-04-24 |
| KR0152038B1 (ko) | 1998-10-15 |
| CN1130825A (zh) | 1996-09-11 |
| EP0708565A3 (en) | 1996-10-16 |
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Legal Events
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |