JP2669267B2 - バッファメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＣＭ音声信号を録音
再生する装置に好適なバッファメモリ装置に関する。

【０００２】

【従来の技術】近年、ディスク装置の標準化が進み、特
に８ビット単位のパラレルデータの入出力Ｉ／Ｆ（イン
タフェース）を有し、用途がコンピュータの周辺機器と
して適したディスク装置が安価に提供されている。ま
た、ＰＣＭ音声信号の録音再生機器では、コンパクトデ
ィスク等の普及もあって、１６ビットの深さの量子化方
式が１つの標準として広く用いられている。なお、この
１６ビットの量子化データは、一般的なディスク装置に
おける８ビット単位のインタフェースとの親和性が優れ
ている。

【０００３】しかしながら、ディジタルディスク装置と
して代表的なウインチェスタ型磁気ディスク等を用いた
場合、ディスク装置の入出力（Ｉ／Ｏ）速度とＰＣＭ音
声のＩ／Ｏ速度が異なるので、従来の装置ではこの速度
差を吸収するために、２つの入出力ポートを有するメモ
リが時間軸変更メモリとして用いられている。図４は、
従来のメモリ装置を示し、ディスクＩ／Ｆ１とオーディ
オＩ／Ｆ４の間においてメモリ２、３が並列に用いら
れ、メモリ２、３の入出力が切り替えられる。

【０００４】ここで、近年では、コンパクトディスク等
を用いてＰＣＭ音声を制作、編集する場合には、忠実度
を向上するために、１６ビットを超える量子化ビット数
のデータを処理する機器が望まれている。この場合、８
の倍数以外の量子化ビット数のデータをそのままのビッ
ト配列でディスクに記録しようとすると、記録領域に無
駄な余剰ビット領域が発生するので、媒体の利用効率を
損うことになる。そこで、本出願人は、先に出願した特
願平３−１４５３４５号において例えば８の倍数のビッ
ト数が単位でないディジタルデータを記録媒体に効率的
に記録するために、ビットの配列を変換する機能を有す
る記録再生装置を提案した。

【０００５】図５、図６は、速度差吸収機能とビット配
列変換機能を有するメモリ装置を示す。図５に示す例で
は、ビット配列変換器５がディスクＩ／Ｆ１とメモリ
２、３の間に追加され、ディスクＩ／Ｆ１とメモリ２、
３の間でビットの配列を変換しながらデータを転送す
る。ここで、ディスクＩ／Ｆ１とメモリ２、３の間のデ
ータ転送は、ＭＰＵ（マイクロプロセッサ）バスを経由
してＤＭＡ（ダイレクトメモリアクセス）コントローラ
が制御する方法が一般的であり、また、この方法を用い
た関連デバイスが安価に供給されている。なお、このＤ
ＭＡ転送において用いられるＭＰＵバスは、ＭＰＵ自身
がデータを転送する際にも用いられる。

【０００６】また、図６に示す例では、ビット配列変換
器５がメモリ２、３とオーディオＩ／Ｆ４の間に追加さ
れ、オーディオＩ／Ｆ４とメモリ２、３の間でビットの
配列を変換しながらデータを転送する。このデータ転送
では、ＭＰＵバスは用いられない。

【０００７】

【発明が解決しようとする課題】しかしながら、図５に
示す例では、ビット配列変換器５のようなデータ処理器
がディスクＩ／Ｆ１とメモリ２、３の間に介在し、ま
た、この種のデータ処理器の入出力速度は一般に、ＭＰ
Ｕバス本来のＤＭＡ転送速度より遅いので、ＭＰＵバス
を長時間占有することになる。したがって、結果的にＭ
ＰＵのプログラム制御を低速化させ、システム全体のス
ループット（処理能力）を低下させるという問題点があ
る。

【０００８】他方、図６に示す例では、オーディオＩ／
Ｆ４とメモリ２、３の間でビットの配列を変換し、ま
た、オーディオＩ／Ｆ４のデータ転送速度は通常一定で
あり、さらに、ＭＰＵバスが共用されないので、上記問
題点は発生しない。しかしながら、ＰＣＭ音声等を編集
する際には、編集素材を切り替える編集点をサーチする
場合に、一般に低速で再生してモニタしながら編集点を
精密にサーチする動作が行われる。この場合、図４に示
す装置では、メモリ２又は３の読み出しアドレスを発生
するために、アドレスをインクリメントまたはデクリメ
ントする他にホールドを適宜組み合わせて前値データホ
ールドを挿入し、結果的に可変速再生を実現する。な
お、インクリメントまたはデクリメントとホールドの組
合せは、固定小数演算を用いた比較的簡単な算術手段に
より実現することができる。

【０００９】しかしながら、オーディオＩ／Ｆ４とメモ
リ２、３の間でビットの配列を変換する原理では、可変
速再生時に読み出すデータワードとメモリ２、３の物理
アドレスは１対１に対応しない。したがって、図６に示
す例では、比較的簡単な算術手段により低速再生用の物
理アドレスを決定することができないので、結果的に内
部のアドレス発生が複雑化するという問題点がある。

【００１０】また、２つの編集素材を組み合わせた編集
済みのデータを得る場合、オーディオデータの編集点を
単に切り替えるだけでは、不連続点でクリック音が発生
したりして聴感上不自然な音になるので、これを防止す
るために通常、時間的に前側の音声をフェードアウトし
ながら後側の音声をフェードインする、いわゆるクロス
フェード処理を行うが、図６に示す装置において２チャ
ネル分の編集済みのデータを得ようとすると、４チャネ
ル分のビット配列変換器５が必要になり、回路規模を増
大させるという問題点がある。

【００１１】本発明は上記従来の問題点に鑑み、記録媒
体と処理単位が異なるディジタルデータを記録媒体に効
率的に記録することができるとともに、システム全体の
スループットを向上し、また、回路規模を簡略化するこ
とができるバッファメモリ装置を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するために、バッファメモリを記録媒体側とリアルタイ
ムデータの入出力側にそれぞれ設け、両バッファメモリ
間にビット配列変換器を設けるようにしている。すなわ
ち、本発明によれば、所定のビット数を処理単位とする
記録媒体との間で第１の入出力データを記憶するための
第１の複数のバッファメモリと、前記記録媒体と処理単
位が異なる第２の入出力データを記憶するための第２の
複数のバッファメモリと、前記第１、第２のバッファメ
モリの間において前記第１、第２の入出力データの処理
単位のビット数が適合するようにビットの配列を変換す
るビット配列変換手段を有するバッファメモリ装置が提
供される。

【００１３】

【作用】本発明では、ビット配列変換手段が第１のバッ
ファメモリと記録媒体の間に介在しないので、ＭＰＵバ
スを長時間占有することを防止することができ、したが
って、システムのスループットを向上することができ
る。また、再生時には、ビット配列が変換されて第２の
バッファメモリに記憶されたデータが読み出されるの
で、可変速再生時に読み出すデータワードと第２のバッ
ファメモリの物理アドレスが１対１に対応し、したがっ
て、回路規模を簡略化することができる。さらに、ビッ
ト配列変換手段により、記録媒体と処理単位が異なるデ
ィジタルデータを記録媒体に効率的に記録することがで
きる。

【００１４】また、第２の複数のバッファメモリに対し
て第３の複数のバッファメモリを並列に設け、第２、第
３のバッファメモリにそれぞれ記憶されたデータを同時
にリアルタイムで読み出すことにより、ビット配列変換
手段の回路規模を増大することなく、クロスフェード処
理を行うことができる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係るバッファメモリ装置の一実
施例の概略を示すブロック図であり、図４〜図６におい
て説明した構成部材と同一のものには同一の参照符号を
付す。

【００１６】図１において、ディスクＩ／Ｆ１とオーデ
ィオＩ／Ｆ４の間には、メモリ２ａまたは３ａと、ビッ
ト配列変換器５とメモリ２ｂまたは３ｂがこの順番で接
続されている。ディスクＩ／Ｆ１とメモリ２ａまたは３
ａの間と、メモリ２ａまたは３ａとビット配列変換器５
の間と、ビット配列変換器５とメモリ２ｂまたは３ｂの
間と、メモリ２ｂまたは３ｂとオーディオＩ／Ｆ４の間
は、それぞれデータスイッチ６ａ〜６ｄにより切り替え
られる。

【００１７】オーディオＩ／Ｆ４には外部のオーディオ
Ｉ／Ｏが接続され、このオーディオＩ／Ｏは、アナログ
またはディジタルにかかわらずデータをリアルタイムで
入出力する。例えば４８ＫＨｚ／２０ビットサンプリン
グの２チャネルのディジタルオーディオデータを転送す
る場合、２４０ＫＢ／ｓのデータ量であり、このデータ
が切れ目なく一定速度で転送される。ディスクへの録音
動作時にこのオーディオＩ／Ｏから入力したオーディオ
データは、オーディオＩ／Ｆ４において例えばアナログ
−ディジタル変換やシリアル−パラレル変換が施され、
メモリ２ｂ、３ｂへの書き込みに適した形式に変換され
る。そして、このデータはデータスイッチ６ｄを介して
例えばメモリ２ｂに書き込まれ、この書き込みが完了す
ると次にデータスイッチ６ｄを介してメモリ３ｂに書き
込まれる。

【００１８】このメモリ３ｂに書き込まれる間、メモリ
２ｂ内のデータがフル状態であるので、データスイッチ
６ｃがメモリ２ｂを選択し、また、データスイッチ６ｂ
が例えばメモリ２ａを選択する。そして、メモリ２ｂか
ら読み出されたデータのビット配列がデータスイッチ６
ｃを介してビット配列変換器５に出力されてディスクの
単位ビット数に適合するように変換され、データスイッ
チ６ｂを介してメモリ２ａに書き込まれる。メモリ２ａ
への書き込みが完了するとデータスイッチ６ａがメモリ
２ａを選択し、メモリ２ａから読み出されたデータがデ
ータスイッチ６ａ、ディスクＩ／Ｆ１、ディスクＩ／Ｏ
を介してディスクに録音される。

【００１９】なお、ビット配列変換器５においては、例
えば本出願人が先に出願した特願平３−１４５３４５号
に示すように、記録時にはディスクの記憶領域の空き領
域を詰めるために、元のディジタルデータがこのデータ
の処理単位のビット数とディスクの処理単位のビット数
に応じたビット数だけシフトされ、複数のシフトデータ
が論理和演算されて記録用データが生成される。また、
再生時にはディスクの記憶領域の空き領域が生成される
ように、ディスクから読み出されたデータがこのデータ
のビット数と元のディジタルデータのビット数に応じた
ビット数だけシフトされ、複数のシフトデータが論理和
演算されて元のディジタルデータに復元される。

【００２０】ここで、ディスクＩ／Ｆ１は前述したよう
に、図示省略されているが、ＤＭＡコントローラの制御
によりＭＰＵバス等を介して転送されたデータを例えば
ＳＣＳＩ（スモールコンピュータシステムインタフェー
ス）規格等の標準プロトコルに準拠した形式に変換し、
ディスク装置に出力する。したがって、本実施例によれ
ば、処理速度が比較的遅いビット配列変換器５がディス
クＩ／Ｆ１とメモリ２ａまたは３ａの間に介在しないの
で、ＭＰＵバスを長時間占有することがなくなり、シス
テム全体のスループットを向上することができる。

【００２１】他方、ディスクから通常速度で再生する場
合には、上記録音時とは逆の流れでデータが転送され、
例えば２チャネルで録音されたデータを通常速度で再生
する場合にも、ディスクＩ／ＯとオーディオＩ／Ｏの転
送速度の差がメモリ２ａ、３ａ、２ｂ、３ｂにより吸収
され、また、ＭＰＵバスを長時間占有しない。

【００２２】つぎに、可変速で再生する場合について説
明する。上記の如くディスクから読み出されたデータが
メモリ２ｂ、３ｂに格納されている場合、このデータは
既にビット配列変換器５により処理されている。そし
て、メモリ２ｂ、３ｂに格納されたデータを、前述した
ようにアドレスをインクリメントまたはデクリメントす
る他にホールドを適宜組み合わせて前値データホールド
を挿入することにより読み出すと、結果的に可変速再生
が行われるが、読み出すデータワードとメモリ２ｂ、３
ｂの物理アドレスは１対１に対応している。したがっ
て、固定小数演算を用いた比較的簡単な算術手段により
可変速再生を実現することができるので、回路規模を簡
略化することができる。

【００２３】図２は、第２の実施例を示すブロック図で
ある。この第２の実施例では、メモリ２ｃ、３ｃがメモ
リ２ｂ、３ｂに対して並列に追加され、また、クロスフ
ェード処理用のミキシング回路７がメモリ２ｂ、３ｂお
よび２ｃ、３ｃとオーディオＩ／Ｆの間に追加されてい
る。そして、ビット配列変換器６とメモリ２ｂ、３ｂま
たは２ｃ、３ｃの間は、データスイッチ６ｃにより選択
的に接続され、メモリ２ｂまたは３ｂ、メモリ２ｃまた
は３ｃとミキシング回路７の間は、それぞれデータスイ
ッチ６ｄ、６ｅにより選択的に接続される。

【００２４】そして、いわゆるクロスフェード処理を行
う場合には、データスイッチ６ｃは、例えば時間的に前
側のデータをメモリ２ｂ、３ｂに交互に書き込みを行っ
た後、時間的に後側のデータをメモリ２ｃまたは３ｃに
交互に書き込みを行うように制御される。また、データ
スイッチ６ｄ、６ｅはそれぞれ、メモリ２ｂの選択時に
メモリ２ｃを選択し、メモリ３ｂの選択時にメモリ３ｃ
を選択するように制御される。ミキシング回路７は、例
えばメモリ２ｂ、３ｂからデータスイッチ６ｄを介して
得られる時間的に前側の音声をフェードアウトしなが
ら、メモリ２ｃまたは３ｃからデータスイッチ６ｅを介
して得られる時間的に後側の音声をフェードインする。
したがって、ミキシング回路７は、例えばメモリ３ｂ、
３ｃのデータが同時に入力する場合にこのデータのクロ
スフェード処理を行うことができる。

【００２５】したがって、この第２の実施例によれば、
２チャネル分の編集済みのデータを得ようとする場合、
ビット配列変換器５は、２チャネル分で構成することが
できるので、回路規模を簡略化することができる。

【００２６】図３は、上記第２の実施例の具体的な回路
構成を示すものである。図３のシステムは、ＭＰＵブロ
ック１０と、バッファメモリブロック２０と外部Ｉ／Ｏ
ブロック３０の３つのブロックで構成されている。ＭＰ
Ｕブロック１０とバッファメモリブロック２０はＭＰＵ
バス１１を介して接続され、バッファメモリブロック２
０と外部Ｉ／Ｏブロック３０はオーディオバス３１を介
して接続されている。外部Ｉ／Ｏブロック３０は、例え
ばＡＥＳ／ＥＢＵ規格等の標準ディジタルオーディオＩ
／Ｏにより、外部オーディオＩ／Ｏとの間でオーディオ
信号等を入出力し、また、クロスフェード処理等の信号
処理を行う。なお、バッファメモリブロック２０と外部
Ｉ／Ｏブロック３０の間では、この例ではディジタルオ
ーディオ信号が内部オーディオバス３１を介して時分割
多重方式でやり取りされ、この内部オーディオバス３１
は、外部のディジタルＩ／Ｏとロックし、一定速度でシ
ステム内部のデータ転送を行う。

【００２７】ＭＰＵブロック１０は、図示省略されてい
るが、ＭＰＵと、ＤＭＡコントローラと、図１や図２に
示すようなディスクＩ／Ｆ１とバスＩ／Ｆ等で構成さ
れ、ディスクＩ／Ｆ１を経由して外部ディスク装置との
間で入出力したオーディオ等のデータは、更にＭＰＵバ
ス１１を介してバッファメモリブロック２０との間でや
り取りされる。

【００２８】バッファメモリブロック２０は、ホストメ
モリ２１、２２と、ＤＳＰ（ディジタルシグナルプロセ
ッサ）２３と、リングバッファ２４、２５と、オーディ
オバスＩ／Ｆ２６を有する。ホストメモリ２１、２２
は、公知である共有メモリ構造の２ブロックで構成され
てそれぞれ一方のアクセスポートは、ＭＰＵバス１１を
介して接続されるＭＰＵまたはＤＭＡコントローラのメ
モリ空間の隣り合ったアドレスにマップされ、ディスク
装置との入出力データのバッファリングを行う。

【００２９】図３ではデータスイッチ６ａ〜６ｄがハー
ドウエアとして示されているが、実際には、ＤＳＰ２３
がＭＰＵブロック１０とのコマンド通信によってホスト
メモリ２１、２２のフル／エンプティ情報をやり取り
し、ＭＰＵブロック１０がホストメモリ２１、２２の一
方をアクセスする権利を有するときに、ＤＳＰ２３がホ
ストメモリ２１、２２の他方をアクセスする権利を有す
るようにＭＰＵブロック１０とＤＳＰ２３の各ソフトウ
エアが協同して動作する。

【００３０】この場合、ＭＰＵブロック１０から見る
と、ホストメモリ２１、２２が隣り合ったアドレスに割
り当てられているので、ＭＰＵブロック１０がアクセス
権を有する方のホストメモリ２１または２２に割り当て
られたアドレスをアクセスすることにより、バッファメ
モリブロック２０のアドレスデコーダ（図示省略）が該
当するメモリブロックに対してセレクト信号を発生する
ことができる。また、ＤＳＰ２３から見た場合にも同様
に、ホストメモリ２１、２２がＤＳＰ２３のメモリ空間
にマップされ、現在使用権を有するホストメモリ２１ま
たは２２に対して物理的にアクセスすることができる。

【００３１】ＤＳＰ２３は例えばモトローラ社の１個の
ＤＳＰ５６００１で構成することができ、また、ホスト
メモリ２１、２２と、リングバッファ２４、２５と、オ
ーディオバスＩ／Ｆ２６がそれぞれ異なるアドレス空間
に割り当てられている。そして、ホストメモリ２１、２
２からリングバッファ２４、２５に対して、ビットの配
列を変換しながらデータを転送する場合には、次のよう
なプログラムが一例として用いられる。 DestPtr = &Base of RingBuf1 0; …(1) if(HostMemNum == 1) { SourcePtr = &Base of HostMem1; …(2) while (DataTxFinish == false) { *DestPtr++ = Unpk(*SourcePtr++) } …(3) } else { /* caseHostMemNum == 2 */ SourcePtr = &Base of HostMem2; while (DataTxFinish == false) { *DestPtr++ = Unpk(*SourcePtr++) } }

【００３２】上記(1)では、転送先リングバッファ２
４、２５のアドレスポインタ（DestPtr）の初期値がリ
ングバッファ２４の第０セグメントの先頭アドレスに設
定され、上記(2)では、転送元ホストメモリ番号が
「１」の場合には転送元ホストメモリのアドレスポイン
タ（SourcePtr）の初期値がホストメモリ２１の先頭ア
ドレスに設定される。そして、上記(3)では、ビット配
列変換関数（Unpk）により、転送元ホストメモリ２１の
アドレスポインタ（SourcePtr）が示すアドレスをＤＳ
Ｐ２３がリードしようとすると、ホストメモリ２１のア
ドレスがＤＳＰバス２３ａ上に発生し、アドレスデコー
ダがホストメモリ２１に対してセレクト信号を発生す
る。また、ＤＳＰ２３がリードしたデータに対してビッ
ト配列を変換し、変換後のデータを転送先リングバッフ
ァ２４のアドレスポインタ（DestPtr）が示すアドレス
にライトしようとすると、同様にアドレスデコーダがリ
ングバッファ２４に対してセレクト信号を発生する。

【００３３】したがって、この具体的な回路では、ビッ
ト配列変換をＤＳＰ２３により行い、また、単一のＤＳ
Ｐ２３によりビット配列変換を行うのでハードウエアの
増大を防止することができる。また、可変速で再生する
場合には、先に示したアルゴリズムに基づいてＤＳＰ２
３において読み出し側リングバッファ２４、２５のアド
レスを形成することにより実現することができる。この
場合、可変速再生データの出力自体は、ＤＳＰ２３のメ
モリ空間にマップされたリングバッファ２４、２５から
オーディオバスＩ／Ｆに対してメモリ間転送を行うのみ
であるので、アドレスが複雑化することを防止すること
ができる。

【００３４】なお、リングバッファ２４、２５は、内部
オーディオバス３１と外部オーディオＩ／Ｏに対して２
０ビットの量子化データを入出力する場合、８ビット構
成のＲＡＭを３個用いて構成することができ、また、デ
ータ転送の切り替えは、ＤＳＰバス２３ａを用いて同様
な方法で実現することができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
ビット配列変換手段が第１のバッファメモリと記録媒体
の間に介在しないので、ＭＰＵバスを長時間占有するこ
とを防止することができ、したがって、システムのスル
ープットを向上することができる。また、再生時には、
ビット配列が変換されて第２のバッファメモリに記憶さ
れたデータが読み出されるので、可変速再生時に読み出
すデータワードと第２のバッファメモリの物理アドレス
が１対１に対応し、したがって、回路規模を簡略化する
ことができる。さらに、ビット配列変換手段により、記
録媒体と処理単位が異なるディジタルデータを記録媒体
に効率的に記録することができる。

【００３６】また、第２の複数のバッファメモリに対し
て第３の複数のバッファメモリを並列に設け、第２、第
３のバッファメモリにそれぞれ記憶されたデータを同時
にリアルタイムで読み出すことにより、ビット配列変換
手段の回路規模を増大することなく、クロスフェード処
理を行うことができる。

【図面の簡単な説明】

【図１】本発明に係るバッファメモリ装置の第１の実施
例の概略を示すブロック図である。

【図２】第２の実施例の概略を示すブロック図である。

【図３】第２の実施例の具体的な回路構成を示すブロッ
ク図である。

【図４】従来のバッファメモリ装置の概略を示すブロッ
ク図である。

【図５】他の従来のバッファメモリ装置の概略を示すブ
ロック図である。

【図６】他の従来のバッファメモリ装置の概略を示すブ
ロック図である。

【符号の説明】

１ ディスクＩ／Ｆ（インタフェース） ２ａ，３ａ メモリ（第１のバッファメモリ） ２ｂ，３ｂ メモリ（第２のバッファメモリ） ２ｃ，３ｃ メモリ（第３のバッファメモリ） ４ オーディオＩ／Ｆ ５ ビット配列変換器 ６ａ〜６ｅ データスイッチ ７ ミキシング回路 ２０ バッファメモリブロック ２１，２２ ホストメモリ（第１のバッファメモリ） ２３，ＤＳＰ（ディジタルシグナルプロセッサ，ビット
配列変換手段） ２４，２５ リングバッファ（第２、第３のバッファメ
モリ）

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定のビット数を処理単位とする記録媒
   体との間で第１の入出力データを記憶するための第１の
   複数のバッファメモリと、 前記記録媒体と処理単位が異なる第２の入出力データを
   記憶するための第２の複数のバッファメモリと、 前記第１、第２のバッファメモリの間において前記第
   １、第２の入出力データの処理単位のビット数が適合す
   るようにビットの配列を変換するビット配列変換手段を
   有するバッファメモリ装置。
2. 【請求項２】 前記第２の複数のバッファメモリの読み
   出しアドレスを制御することにより、記録媒体から可変
   速で再生することを特徴とする請求項１記載のバッファ
   メモリ装置。
3. 【請求項３】 前記第２の複数のバッファメモリに対し
   て並列に設けられて前記ビット配列変換手段により変換
   されたデータを記憶するための第３の複数のバッファメ
   モリを有し、前記第２、第３のバッファメモリにそれぞ
   れ記憶されたデータを同時に読み出し可能であることを
   特徴とする請求項１記載のバッファメモリ装置。