JP3146772B2 - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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- JP3146772B2 JP3146772B2 JP17898093A JP17898093A JP3146772B2 JP 3146772 B2 JP3146772 B2 JP 3146772B2 JP 17898093 A JP17898093 A JP 17898093A JP 17898093 A JP17898093 A JP 17898093A JP 3146772 B2 JP3146772 B2 JP 3146772B2
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号の画像データ
を圧縮してディジタル処理し記録するときに必要なデー
タの並び換えを行うときに画像メモリを制御するデジタ
ル信号処理回路に関するものである。
を圧縮してディジタル処理し記録するときに必要なデー
タの並び換えを行うときに画像メモリを制御するデジタ
ル信号処理回路に関するものである。
【０００２】
【従来の技術】ビデオなどで動画像情報をテープなどに
記録する場合、まず動画像情報を並び換えてから各種の
信号処理を行ってテープに記録する。画像情報の並び換
えは一般にシャフリングと呼ばれる。シャフリングとし
ては、複数のブロックを１ページとする場合に、入力さ
れる画像データを各ページ毎に画像メモリーに一旦、書
き込んでから１つ以上のブロックからなる小ブロック単
位で並び換えて読み出す方法がある。
記録する場合、まず動画像情報を並び換えてから各種の
信号処理を行ってテープに記録する。画像情報の並び換
えは一般にシャフリングと呼ばれる。シャフリングとし
ては、複数のブロックを１ページとする場合に、入力さ
れる画像データを各ページ毎に画像メモリーに一旦、書
き込んでから１つ以上のブロックからなる小ブロック単
位で並び換えて読み出す方法がある。
【０００３】上述のシャフリングを実現するものとし
て、２ページ分の画像メモリーを用いて行う方法があ
り、図７にこの回路のブロック図を示す。７０１，７０
２は第１と第２の画像メモリーで７０３は書き込みアド
レス生成部、７０４は読み出しアドレス生成部である。
この構成では１ページ目の入力データは書き込みアドレ
ス生成部７０３からのアドレスにしたがって第１の画像
メモリー７０１に順次書き込まれる。２ページ目の入力
データは書き込みアドレス生成部７０３からのアドレス
にしたがって第２の画像メモリー７０２に順次書き込ま
れる。２ページ目の入力データが第２の画像メモリー７
０２に書き込まれているあいだに読み出しアドレス生成
部７０４からのアドレスにしたがって第１の画像メモリ
ー７０１から１ページ目の画像データが並び換えられて
読み出される。この場合、書き込みアドレス生成部７０
３と読み出しアドレス生成部７０４からの出力アドレス
は１ページ毎に同じアドレスを生成すればよく制御が簡
単であるが１ページ単位で画像データを並び換えるのに
２ページ分の画像メモリーが必要である。
て、２ページ分の画像メモリーを用いて行う方法があ
り、図７にこの回路のブロック図を示す。７０１，７０
２は第１と第２の画像メモリーで７０３は書き込みアド
レス生成部、７０４は読み出しアドレス生成部である。
この構成では１ページ目の入力データは書き込みアドレ
ス生成部７０３からのアドレスにしたがって第１の画像
メモリー７０１に順次書き込まれる。２ページ目の入力
データは書き込みアドレス生成部７０３からのアドレス
にしたがって第２の画像メモリー７０２に順次書き込ま
れる。２ページ目の入力データが第２の画像メモリー７
０２に書き込まれているあいだに読み出しアドレス生成
部７０４からのアドレスにしたがって第１の画像メモリ
ー７０１から１ページ目の画像データが並び換えられて
読み出される。この場合、書き込みアドレス生成部７０
３と読み出しアドレス生成部７０４からの出力アドレス
は１ページ毎に同じアドレスを生成すればよく制御が簡
単であるが１ページ単位で画像データを並び換えるのに
２ページ分の画像メモリーが必要である。
【０００４】上記の実施例にたいして、１ページ分の画
像メモリーで１ページ分の画像データを並び換える方法
がある。図６に１ページ分の画像メモリーで並び換えを
行う回路の従来のブロック図を示す。６０１は画像デー
タ入力部、６０２は画像データ出力部、６０３は１ペー
ジ分の画像データを記録する画像メモリー、６０４，６
０５は第１と第２のアドレスメモリー、６０６，６０７
はページ単位で第１のアドレスメモリー６０４の出力と
第２のアドレスメモリー６０５の出力を切り換える第１
と第２のセレクタ、６０８は画像メモリーの読み出しア
ドレスを生成するためにアドレスメモリーの読み出しア
ドレスを生成するアドレスメモリー読み出しアドレス生
成部、６０９は画像メモリーの書き込みアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、６１
０，６１１はアドレスメモリーの読み出しアドレス生成
部６０８，６０９からの出力を切り換える第３と第４の
セレクタ、６１２はセレクタ６０６の出力に生成した下
位アドレスを付加して画像メモリー６０３の読み出しア
ドレスを生成する読み出しアドレス生成部、６１３はセ
レクタ６０７の出力に生成した下位アドレスを付加して
画像メモリー６０３の書き込みアドレスを生成する書き
込みアドレス生成部である。
像メモリーで１ページ分の画像データを並び換える方法
がある。図６に１ページ分の画像メモリーで並び換えを
行う回路の従来のブロック図を示す。６０１は画像デー
タ入力部、６０２は画像データ出力部、６０３は１ペー
ジ分の画像データを記録する画像メモリー、６０４，６
０５は第１と第２のアドレスメモリー、６０６，６０７
はページ単位で第１のアドレスメモリー６０４の出力と
第２のアドレスメモリー６０５の出力を切り換える第１
と第２のセレクタ、６０８は画像メモリーの読み出しア
ドレスを生成するためにアドレスメモリーの読み出しア
ドレスを生成するアドレスメモリー読み出しアドレス生
成部、６０９は画像メモリーの書き込みアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、６１
０，６１１はアドレスメモリーの読み出しアドレス生成
部６０８，６０９からの出力を切り換える第３と第４の
セレクタ、６１２はセレクタ６０６の出力に生成した下
位アドレスを付加して画像メモリー６０３の読み出しア
ドレスを生成する読み出しアドレス生成部、６１３はセ
レクタ６０７の出力に生成した下位アドレスを付加して
画像メモリー６０３の書き込みアドレスを生成する書き
込みアドレス生成部である。
【０００５】この回路では１ページ目の画像データが書
き込まれた後、２ページ目の画像データの入力に先行し
て１ページ目の画像データの読み出しを開始する。そし
て２ページ目の画像データは、読み出し済みのアドレス
に書き込む。つまり、単位ブロックごとに読み出し、書
き込みを交互に行い逐次的にシャフリングを行ってい
く。１ページ分の画像メモリーによる画像データの並び
換えでは、前ページの書き込みアドレスをもとに読み出
し、書き込みアドレスを生成する。このためこの回路で
は、ｎ−１ページ目の画像データの書き込みアドレスと
して出力した値が第１のアドレスメモリー６０４に保存
してあるとすれば、この値をもとにｎページ目の画像デ
ータの入力に先行して読み出しアドレスを生成して画像
メモリー６０３から画像データを並び換えて読み出しを
開始し、読み出しアドレスとして出力した値を第２のア
ドレスメモリー６０５に順次保存する。この結果、第２
のアドレスメモリー６０５には読み出し済みのアドレス
が保存されることになる。そしてｎページ目の画像デー
タの入力に同期して第２のアドレスメモリー６０５から
順次値を取り出して書き込みアドレスとして出力する。
このようにして画像メモリー６０３のアドレスを生成す
ることにより、連続して入力される１ページ分の画像デ
ータを１ページ分の画像メモリーで並べ替えることが可
能になる。
き込まれた後、２ページ目の画像データの入力に先行し
て１ページ目の画像データの読み出しを開始する。そし
て２ページ目の画像データは、読み出し済みのアドレス
に書き込む。つまり、単位ブロックごとに読み出し、書
き込みを交互に行い逐次的にシャフリングを行ってい
く。１ページ分の画像メモリーによる画像データの並び
換えでは、前ページの書き込みアドレスをもとに読み出
し、書き込みアドレスを生成する。このためこの回路で
は、ｎ−１ページ目の画像データの書き込みアドレスと
して出力した値が第１のアドレスメモリー６０４に保存
してあるとすれば、この値をもとにｎページ目の画像デ
ータの入力に先行して読み出しアドレスを生成して画像
メモリー６０３から画像データを並び換えて読み出しを
開始し、読み出しアドレスとして出力した値を第２のア
ドレスメモリー６０５に順次保存する。この結果、第２
のアドレスメモリー６０５には読み出し済みのアドレス
が保存されることになる。そしてｎページ目の画像デー
タの入力に同期して第２のアドレスメモリー６０５から
順次値を取り出して書き込みアドレスとして出力する。
このようにして画像メモリー６０３のアドレスを生成す
ることにより、連続して入力される１ページ分の画像デ
ータを１ページ分の画像メモリーで並べ替えることが可
能になる。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では１ページ分の画像メモリーのアドレスを生
成するのに画像メモリーを制御するアドレスを保存する
アドレスメモリーが２ページ分必要になるためメモリー
コストや消費電力の増大を招いてしまう。
来の構成では１ページ分の画像メモリーのアドレスを生
成するのに画像メモリーを制御するアドレスを保存する
アドレスメモリーが２ページ分必要になるためメモリー
コストや消費電力の増大を招いてしまう。
【０００７】本発明は上記課題を解決するものであっ
て、回路規模を小さく、また消費電力が減少するデジタ
ル信号処理回路を提供することを目的とする。
て、回路規模を小さく、また消費電力が減少するデジタ
ル信号処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数のブロックを１ページとする場合に、
入力される画像データを各ページ毎に画像メモリーに記
録してから１つ以上のブロックからなる小ブロック単位
で並び替えて出力するデジタル信号処理回路であって、
１ページをｍ個の大ブロックに分割し、まず大ブロック
毎に並び換える第１並び替え手段と、次に大ブロック内
で並び換える第２並び替え手段とを備え、また第１並び
替え手段で画像メモリーの上位アドレスを制御し、第２
並び替え手段で画像メモリーの下位アドレスを制御し、
１ページ分の画像メモリーとｍ個の大ブロックに対する
画像メモリーの上位アドレスを記録するアドレスメモリ
ー、アドレスメモリーの出力を切り替えるセレクタ、画
像メモリーの読み出し用の下位アドレスを生成してセレ
クタの出力とあわせて画像メモリーの読み出しを制御す
る読み出しアドレス生成部、画像メモリーの書き込み用
の下位アドレスを生成してセレクタの出力とあわせて画
像メモリーの書き込みを制御する書き込みアドレス生成
部、画像メモリーの書き込みと読み出しアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、アドレ
スメモリーに保存されているデータの並び換えを行うア
ドレスメモリー並び換え制御部とを備えたものである。
に本発明は、複数のブロックを１ページとする場合に、
入力される画像データを各ページ毎に画像メモリーに記
録してから１つ以上のブロックからなる小ブロック単位
で並び替えて出力するデジタル信号処理回路であって、
１ページをｍ個の大ブロックに分割し、まず大ブロック
毎に並び換える第１並び替え手段と、次に大ブロック内
で並び換える第２並び替え手段とを備え、また第１並び
替え手段で画像メモリーの上位アドレスを制御し、第２
並び替え手段で画像メモリーの下位アドレスを制御し、
１ページ分の画像メモリーとｍ個の大ブロックに対する
画像メモリーの上位アドレスを記録するアドレスメモリ
ー、アドレスメモリーの出力を切り替えるセレクタ、画
像メモリーの読み出し用の下位アドレスを生成してセレ
クタの出力とあわせて画像メモリーの読み出しを制御す
る読み出しアドレス生成部、画像メモリーの書き込み用
の下位アドレスを生成してセレクタの出力とあわせて画
像メモリーの書き込みを制御する書き込みアドレス生成
部、画像メモリーの書き込みと読み出しアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、アドレ
スメモリーに保存されているデータの並び換えを行うア
ドレスメモリー並び換え制御部とを備えたものである。
【０００９】
【作用】この構成によって画像メモリーを制御するアド
レス生成回路を構成するアドレスメモリーを従来例の半
分のメモリー量にできるため、回路規模を小さくするこ
とができ、さらに消費電力を減少させることができる。
レス生成回路を構成するアドレスメモリーを従来例の半
分のメモリー量にできるため、回路規模を小さくするこ
とができ、さらに消費電力を減少させることができる。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の実施例を示すアドレ
ス生成回路のブロック図である。
しながら説明する。図１は本発明の実施例を示すアドレ
ス生成回路のブロック図である。
【００１１】１０１は画像データ入力部、１０２は画像
データ出力部、１０３は１ページ分の画像データを記録
する画像メモリー、１０４はアドレスメモリー、１０５
はアドレスメモリー１０４の出力を切り換えるセレク
タ、１０６はアドレスメモリーの読み出しアドレス生成
部、１０７はセレクタ１０５の出力に生成した下位アド
レスを付加して画像メモリー１０３の読み出しアドレス
を生成する読み出しアドレス生成部、１０８はセレクタ
１０５の出力に生成した下位アドレスを付加して画像メ
モリー１０３の書き込みアドレスを生成する書き込みア
ドレス生成部である。１０９はアドレスメモリー１０４
に保存されているアドレスの並び換えを行うアドレスメ
モリー並び換え制御部である。
データ出力部、１０３は１ページ分の画像データを記録
する画像メモリー、１０４はアドレスメモリー、１０５
はアドレスメモリー１０４の出力を切り換えるセレク
タ、１０６はアドレスメモリーの読み出しアドレス生成
部、１０７はセレクタ１０５の出力に生成した下位アド
レスを付加して画像メモリー１０３の読み出しアドレス
を生成する読み出しアドレス生成部、１０８はセレクタ
１０５の出力に生成した下位アドレスを付加して画像メ
モリー１０３の書き込みアドレスを生成する書き込みア
ドレス生成部である。１０９はアドレスメモリー１０４
に保存されているアドレスの並び換えを行うアドレスメ
モリー並び換え制御部である。
【００１２】次に、図１の回路の動作を図２に示すタイ
ミングチャートを使って具体的に説明する。本実施例
は、複数のブロックからなる１ページの画像データをま
ずｍ個の大ブロックに分割して並び換え、さらにこの大
ブロック内の小ブロックについて並び換える回路である
が、説明を簡単にするため以下では大ブロックの並び換
えだけに着目して説明し、またこの並び換え回路に入力
される画像データは１ページが６つの大ブロックで構成
されるものとする。そして、入力された画像データは図
５のように並び替えられて出力されるものとする。この
ときアドレスメモリー１０４は６つのアドレスを格納で
き、画像メモリー１０３は６つの画像大ブロックを格納
できるものとする。
ミングチャートを使って具体的に説明する。本実施例
は、複数のブロックからなる１ページの画像データをま
ずｍ個の大ブロックに分割して並び換え、さらにこの大
ブロック内の小ブロックについて並び換える回路である
が、説明を簡単にするため以下では大ブロックの並び換
えだけに着目して説明し、またこの並び換え回路に入力
される画像データは１ページが６つの大ブロックで構成
されるものとする。そして、入力された画像データは図
５のように並び替えられて出力されるものとする。この
ときアドレスメモリー１０４は６つのアドレスを格納で
き、画像メモリー１０３は６つの画像大ブロックを格納
できるものとする。
【００１３】図２の点１でｎ−１ページ目の画像データ
の入力が終了し、アドレスメモリー１０４には順番に
５、４、３、２、１のアドレスが保存されているとす
る。
の入力が終了し、アドレスメモリー１０４には順番に
５、４、３、２、１のアドレスが保存されているとす
る。
【００１４】ここでｎページ目の画像データが入力する
まえに画像メモリー１０３に保存されているｎ−１ペー
ジ目の画像データの読み出しを開始する。このときアド
レスメモリー１０４の値をアドレスメモリー制御部１０
９によって２、５、１、４、０、３と並び換える。この
結果、画像メモリー１０３の読み出しアドレスの生成は
アドレスメモリー１０４の値を順番に読み出すことで実
現される。また、ｎページ目の画像データの入力に対し
てもアドレスメモリー１０４の値を順番に読み出すこと
で書き込みアドレスの生成が可能である。以後、ページ
毎に同様の動作を繰り返して画像メモリーの書き込み、
読み出しアドレスを生成して、連続して入力される１ペ
ージ分の画像データを１ページ分の画像メモリーで並べ
替えることができる。
まえに画像メモリー１０３に保存されているｎ−１ペー
ジ目の画像データの読み出しを開始する。このときアド
レスメモリー１０４の値をアドレスメモリー制御部１０
９によって２、５、１、４、０、３と並び換える。この
結果、画像メモリー１０３の読み出しアドレスの生成は
アドレスメモリー１０４の値を順番に読み出すことで実
現される。また、ｎページ目の画像データの入力に対し
てもアドレスメモリー１０４の値を順番に読み出すこと
で書き込みアドレスの生成が可能である。以後、ページ
毎に同様の動作を繰り返して画像メモリーの書き込み、
読み出しアドレスを生成して、連続して入力される１ペ
ージ分の画像データを１ページ分の画像メモリーで並べ
替えることができる。
【００１５】次に、アドレスメモリー１０４に保存され
ている値の並び換えを行うアドレスメモリー制御部１０
９の動作について詳しく述べる。本実施例では図４のよ
うにアドレスメモリー１０４に保存されている値を並び
換えれば良い。この時アドレスメモリー１０４の０〜２
番地に保存されている値の行き先番地は、現保存番地を
Ａとすると式(1)で与えられる。また、３〜５番地に保
存されている値の行き先番地は現番地をＡとすると式
(2)で与えられる。
ている値の並び換えを行うアドレスメモリー制御部１０
９の動作について詳しく述べる。本実施例では図４のよ
うにアドレスメモリー１０４に保存されている値を並び
換えれば良い。この時アドレスメモリー１０４の０〜２
番地に保存されている値の行き先番地は、現保存番地を
Ａとすると式(1)で与えられる。また、３〜５番地に保
存されている値の行き先番地は現番地をＡとすると式
(2)で与えられる。
【００１６】 f(a)=2・a+1 (1) g(a)=(a-3)・2 (2) 以下、(1)(2)式を使った並び換えについて図３を用いて
説明する。
説明する。
【００１７】Ａ．０番地の値を読み出す。 Ｂ．０番地の値の行き先番地は１番地なので１番地の値
を読み出してからＡで読み出した値を書き込む。
を読み出してからＡで読み出した値を書き込む。
【００１８】Ｃ．１番地の値の行き先番地は３番地なの
で３番地の値を読み出してからＢで読み出した値を書き
込む。
で３番地の値を読み出してからＢで読み出した値を書き
込む。
【００１９】Ｄ．３番地の値の行き先番地は０番地なの
でＣで読み出した値を０番地に書き込む Ｅ．２番地の値を読み出す。
でＣで読み出した値を０番地に書き込む Ｅ．２番地の値を読み出す。
【００２０】Ｆ．２番地の値の行き先番地は５番地なの
で５番地の値を読み出してからＥで読み出した値を書き
込む。
で５番地の値を読み出してからＥで読み出した値を書き
込む。
【００２１】Ｇ．５番地の値の行き先番地は４番地なの
で４番地の値を読み出してからＦで読み出した値を書き
込む。
で４番地の値を読み出してからＦで読み出した値を書き
込む。
【００２２】Ｈ．４番地の値の行き先番地は２番地なの
でＧで読み出した値を２番地に書き込む。
でＧで読み出した値を２番地に書き込む。
【００２３】このように現保存番地ａの関数で行き先番
地が与えられる場合、上述の方法でアドレスメモリー内
の値を並び換えることができる。したがって、複数のブ
ロックからなる１ページの画像データをまずｍ個の大ブ
ロックに分割して並び替え、さらにこの大ブロック内の
小ブロックについて並び換える場合には、ｍ個分のアド
レスを格納するアドレスメモリー１つで画像メモリーの
アドレスを制御して、連続して入力される１ページ分の
画像データを１ページ分の画像メモリーで並び換えるこ
とができる。
地が与えられる場合、上述の方法でアドレスメモリー内
の値を並び換えることができる。したがって、複数のブ
ロックからなる１ページの画像データをまずｍ個の大ブ
ロックに分割して並び替え、さらにこの大ブロック内の
小ブロックについて並び換える場合には、ｍ個分のアド
レスを格納するアドレスメモリー１つで画像メモリーの
アドレスを制御して、連続して入力される１ページ分の
画像データを１ページ分の画像メモリーで並び換えるこ
とができる。
【００２４】以上、実施例を用いて本発明を説明した
が、本発明の構成は上記以外の様々な方法で実現可能で
ある。最後に本発明の実施例は符号化時に利用する場合
について説明しているが、復号時にも同様に適用可能で
ある。
が、本発明の構成は上記以外の様々な方法で実現可能で
ある。最後に本発明の実施例は符号化時に利用する場合
について説明しているが、復号時にも同様に適用可能で
ある。
【００２５】
【発明の効果】以上説明したように本発明によれば、画
像メモリーの制御アドレス生成部を構成するアドレスメ
モリーを従来例の半分のメモリー量にできるため回路規
模を小さくすることができ、さらに消費電力を減少させ
ることが可能となる。
像メモリーの制御アドレス生成部を構成するアドレスメ
モリーを従来例の半分のメモリー量にできるため回路規
模を小さくすることができ、さらに消費電力を減少させ
ることが可能となる。
【図１】本発明における一実施例のデジタル信号処理回
路の構成を示すブロック図
路の構成を示すブロック図
【図２】本発明における一実施例のデジタル信号処理回
路の動作を示すタイミングチャート図
路の動作を示すタイミングチャート図
【図３】本発明におけるアドレスメモリーに保存されて
いる値の並び換えを行うアドレスメモリー制御部の動作
説明図
いる値の並び換えを行うアドレスメモリー制御部の動作
説明図
【図４】本発明におけるアドレスメモリーに保存されて
いる値の変化を表す図
いる値の変化を表す図
【図５】本発明における一実施例の入出力データの関係
を示す図
を示す図
【図６】従来の２つのアドレスメモリーを用いた並び替
え回路の構成を示すブロック図
え回路の構成を示すブロック図
【図７】従来の２つの画像メモリーを用いた並び替え回
路の構成を示すブロック図
路の構成を示すブロック図
１０３ 画像メモリー １０４ アドレスメモリー １０５ セレクタ １０６ アドレスメモリー読み出しアドレス生成部 １０７ 読み出しアドレス生成部 １０８ 書き込みアドレス生成部 １０９ アドレスメモリー並べ換え制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/93 Ｈ０４Ｎ 5/93 Ｚ (56)参考文献 特開 平５−91493（ＪＰ，Ａ) 特開 平２−73590（ＪＰ，Ａ) 特開 平４−265083（ＪＰ，Ａ) 特開 平４−79616（ＪＰ，Ａ) 特開 平５−151709（ＪＰ，Ａ) 特開 平６−178267（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 H04N 5/907 H04N 5/91 - 5/95 G11B 20/12
Claims (1)
- 【請求項１】 複数のブロックを１ページとする場合
に、入力される画像データを前記各ページ毎に画像メモ
リーに記録してから１つ以上のブロックからなる小ブロ
ック単位で並び替えて出力するデジタル信号処理回路で
あって、前記１ページをｍ個の大ブロックに分割し、ま
ず前記大ブロック毎に並び換える第１並び替え手段と、
次に前記大ブロック内で並び換える第２並び替え手段と
を備え、また第１並び替え手段で前記画像メモリーの上
位アドレスを制御し、第２並び替え手段で前記画像メモ
リーの下位アドレスを制御し、１ページ分の画像メモリ
ーと前記ｍ個の大ブロックに対する画像メモリーの上位
アドレスを記録するアドレスメモリー、前記アドレスメ
モリーの出力を切り替えるセレクタ、前記画像メモリー
の読み出し用の下位アドレスを生成して前記セレクタの
出力とあわせて画像メモリーの読み出しを制御する読み
出しアドレス生成部、前記画像メモリーの書き込み用の
下位アドレスを生成して前記セレクタの出力とあわせて
画像メモリーの書き込みを制御する書き込みアドレス生
成部、前記画像メモリーの書き込みと読み出しアドレス
を生成するために前記アドレスメモリーの読み出しアド
レスを生成するアドレスメモリー読み出しアドレス生成
部、前記アドレスメモリーに保存されているデータの並
び換えを行うアドレスメモリー並び換え制御部を備えた
ことを特徴とするデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17898093A JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17898093A JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778104A JPH0778104A (ja) | 1995-03-20 |
| JP3146772B2 true JP3146772B2 (ja) | 2001-03-19 |
Family
ID=16058016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17898093A Expired - Fee Related JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146772B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007271988A (ja) * | 2006-03-31 | 2007-10-18 | Topcon Corp | 画像データ処理方法、画像データ処理装置、画像表示方法、画像表示装置、コンピュータプログラム、荷電粒子ビーム装置、データ処理方法、データ処理装置 |
-
1993
- 1993-07-20 JP JP17898093A patent/JP3146772B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007271988A (ja) * | 2006-03-31 | 2007-10-18 | Topcon Corp | 画像データ処理方法、画像データ処理装置、画像表示方法、画像表示装置、コンピュータプログラム、荷電粒子ビーム装置、データ処理方法、データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778104A (ja) | 1995-03-20 |
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