JPH0793218A

JPH0793218A - セットアソシアティブキャッシュメモリを有するデータ処理装置

Info

Publication number: JPH0793218A
Application number: JP5240937A
Authority: JP
Inventors: Takashi Hotta; 多加志堀田; Shigeya Tanaka; 成弥田中; Toshihiko Kurihara; 俊彦栗原; Kakuji Saitou; 拡二斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-28
Filing date: 1993-09-28
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】セットアソシアティブキャッシュを有する計算
機のコスト低減，高性能化。【構成】ｍ（ｍ≧２）セットアソシアティブ方式のキャ
ッシュメモリを有し、１マシンサイクルに１つ、又は、
複数の命令を実行可能なプロセッサにおいて、前記キャ
ッシュメモリは、アドレスバスと、ｎビットのデータバ
スと、前記アドレスバスと前記データバスに接続され、
１度のアドレス入力に対して、前記データバスを通して
ｎビットのデータをｍセット送出する複数のメモリと、
前記ｍセットのデータより所望の１セットを選択するセ
ット選択部を有する。【効果】必要なメモリの個数とＣＰＵのピン数を減らす
ことにより、コスト低減，マシンサイクル短縮の効果が
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを有
するデータ処理装置に関し、特にセットアソシアティブ
キャッシュメモリへのアクセスを最適に制御する制御装
置に関する。さらに、この制御装置を有したデータ処理
装置に関する。

【０００２】

【従来の技術】一般に、計算機には、比較的低速で、大
容量の主記憶装置とは別に、命令またはデータの中で頻
繁にプロセッサに呼び出され、処理されるものをキャッ
シュメモリという高速で小容量の記憶装置に保持してい
る。このようにすることによって、計算機の高速化を図
ってきている。

【０００３】このキャッシュメモリには、データのアク
セスの方式によって、ダイレクトマップ方式とセットア
ソシアティブ方式がある。

【０００４】ダイレクトマップ方式は、プロセッサなど
から指定されたアドレスに格納されているデータまたは
命令をそのまま出力し、指定されたアドレスに格納し
て、キャッシュメモリをアクセスする方式である。

【０００５】セットアソシアティブ方式とは、アドレス
の割付けを共通にした複数のメモリで１セットを構成
し、このセットを複数有しているキャッシュメモリであ
って、プロセッサなどから指定されるアドレスによっ
て、複数セットのデータまたは命令（データセットとい
う）をアクセスする方式である。そして、アクセスされ
た複数セットのデータまたは命令は、プロセッサ内で必
要とするセットを選択して処理されるものである。

【０００６】図２に２セットアソシアティブキャッシュ
を有するデータ処理装置の概略図を示す。２０１はＣＰ
Ｕ、２０２−２１７はそれぞれ８ビット出力の汎用メモ
リ、２１８はアドレスバス、２１９は６４ビットの第１
セットのデータバス、２２０は６４ビットの第２セット
のデータバスである。上述の汎用メモリは２セットアソ
シアティブキャッシュメモリのデータアレイとして用い
られ、２０２−２０９が第１セット、２１０−２１７が
第２セットのデータアレイである。

【０００７】ＣＰＵから指定するアドレスがアドレスバ
スを介してメモリに送出されると、６４ビット幅のデー
タが２セット、それぞれのデータバスを介してＣＰＵに
出力される。

【０００８】一般に、ｋビット出力のメモリを用いて、
ｎビット幅のデータをｍセット有するセットアソシアテ
ィブキャッシュメモリを構成する場合、ｎ×ｍ／ｋ個の
メモリチップが必要になる。上記の従来技術の場合、ｎ
＝６４，ｍ＝２，ｋ＝８であるので、メモリは１６個必
要になる。

【０００９】

【発明が解決しようとする課題】上記従来技術による
と、セットアソシアティブキャッシュメモリのセット数
が増加、またはデータビット幅が増加すると、このキャ
ッシュメモリを構成するためのメモリの数が増加し、キ
ャッシュメモリのコストを引き上げるという問題が生じ
る。

【００１０】メモリの数が増加することにより、アドレ
スバスのファンアウト，アドレスバスのバス長及びデー
タバスのバス長が増加し、キャッシュメモリのアクセス
時間が長くなり、データ処理装置全体のマシンサイクル
を短くすることができないという問題を生じる。

【００１１】セット数が増加すると、セット数分のデー
タバスが必要になり、ＣＰＵのピン数が増加するという
問題が生じる。つまり、１チップ化するとパッケージの
ピン数の制約を満たすことができなくなるという問題が
生じる。

【００１２】本発明の目的は、少ないメモリ個数でセッ
トアソシアティブキャッシュメモリを提供することであ
る。

【００１３】

【課題を解決するための手段】上記本発明の目的は、命
令またはデータを処理するプロセッサと、１つのメモリ
チップ中にｍ（ｍは２以上の整数）セットのメモリバン
ク領域と、それぞれの上記ｍセットのメモリバンク領域
から１セットずつ順次データセットのアクセスを行う出
力部とからなるメモリチップを複数有して構成されるセ
ットアソシアティブキャッシュメモリと、上記プロセッ
サからのアドレスに基づいて、上記ｍセットのメモリバ
ンク領域の中からメモリバンク領域を選択する選択信号
を生成するセット判定部と、上記セットアソシアティブ
キャッシュメモリから順次アクセスされるデータセット
から上記選択信号によって選択されたデータセットを上
記プロセッサに出力するセット選択部と、上記セットア
ソシアティブキャッシュメモリと上記プロセッサとの間
に接続され、上記プロセッサからデータを指定するため
のアドレスを伝達するアドレスバスと、上記セットアソ
シアティブキャッシュメモリと上記セット選択部との間
に接続され、上記データセットのアクセスを行う第１の
データバスと、上記セット選択部と上記プロセッサとの
間に接続され、選択された上記データセットのアクセス
を行う第２のデータバスとを有することを特徴とする。

【００１４】

【作用】上記の構成によると、１つのメモリチップ中に
ｍセットのメモリバンク領域を有するので、必要とする
メモリの数を従来のｍ分の１に減らすことができる。

【００１５】メモリの数が減るので、アドレスバス、デ
ータバスの負荷を低くでき、キャッシュメモリへのアク
セスが高速に行え、マシンサイクルを短くすることがで
きる。

【００１６】また、データは１つのメモリチップから１
セットずつ順次出力されるので、ｍセットのデータバス
は不要となり、１本のデータバスで済む。そのため、ピ
ン数が減少し、ＣＰＵの低減を達成できる。

【００１７】

【実施例】図１は、本発明の第１の実施例である。１０
１はプロセッサ、１０２はアドレスアレイを内蔵するセ
ット判定部、１０３はセット選択部、１０７〜１１４は
データアレイ用の容量１Ｍビット、幅８ビットのメモ
リ、１０６はＣＰＵ、１０４は入出力装置、１０５は主
メモリである。セット判定部１０２とセット選択部１０
３と、メモリ１０７〜１１４で、総容量１Ｍバイトのデ
ータ用２セットアソシアティブキャッシュ（１セット当
たりの容量０.５Ｍバイト）を構成している。ブロック
サイズは１６バイトである。

【００１８】プロセッサ１０１は８バイトのデータを読
みだすためアドレス１２４と制御信号１２５をメモリ１
０７〜１１４と、セット判定部に送出し、８バイトのデ
ータをセット選択部より受け取る。メモリ１０７〜１１
４はデータバス１２７に接続されている。バス１２７は
１バイト毎に分けると１２７−１〜１２７−８に分か
れ、メモリ１０７〜１１４はそれぞれバス１２７−１〜
１２７−８に接続している。メモリ１０７〜１１４は後
述のように２セット分のデータを保持することにより第
１セット内の対応する８バイトデータと第２セット内の
対応する８バイトのデータを２回に分けてバス１２７を
通してセット選択部１０３に送出する。セット判定部１
０２はアドレス１２４をプロセッサ１０１より受け、ど
ちらのセットを選択するかを示す信号１２６をセット選
択部１０３に、キャッシュがヒットしたかどうかを示す
信号１２２をプロセッサ１０１に送出する。セット選択
信号１０３はバス１２７を通して、２回に分けて受け取
ったデータをセット判定部１０２よりの信号１２６に従
い選択し、バス１２１を通してプロセッサ１０１に送
る。

【００１９】プロセッサ１０１は、８バイトのデータを
書き込むときには、アドレスをバス１２４を通して送出
し、データをバス１２１を通してセット選択部１０３に
送る。セット選択部１０３は受け取ったデータをバス１
２７を通してメモリ１０７〜１１４に送る。制御信号１
２５に従い、メモリ１０７〜１１４にデータが書き込ま
れる。

【００２０】又、プロセッサ１０１は、バス１２０を通
して入出力装置１０４、主メモリ１０５とデータをやり
取りする。又、キャッシュがミスしたときには、所望の
ブロックを主メモリ１０５よりバス１２０を通して読み
だし、メモリ１０７〜114にバス１２１，１２７を通し
て転送する。

【００２１】図３は、図１のプロセッサ１０１の第１の
構成例を示す図である。３０１は命令キャッシュ、３０
２はデコーダ、３０３はキャッシュコントローラ、３０
５はレジスタ、３０６はＡＬＵ、３０４はアドレス加算
器、３０３はバッファである。命令キャッシュ３０１か
ら命令が信号３１０を通してデコーダ３０２に転送され
る。デコーダ３０２はキャッシュコントローラ３０３を
信号３１１を通して制御し、又、ＡＬＵ３０６，レジス
タ３０５，アドレス加算器３０４を制御する。ALU306
は、バス３１２，バス３１３より転送されたデコーダに
演算を施し、バス３１６を通してレジスタ３０５を書き
込む。又、アドレス加算器３０４は、バス３１４，３１
５を通してレジスタ３０５よりデータを読みだし、ロー
ド、又は、ストアすべきアドレスを計算し、バス１２４
にその結果を出力する。ロード時にはバス１２１よりデ
ータをレジスタ３０５に取り込む。またストア時には、
レジスタ３０５よりバス１２１にデータを出力する。メ
モリからキャッシュにデータを転送する時には、メモリ
からのデータをバッファ３３０に取り込み、それをバス
１２１に出力する。キャッシュコントローラ３０３はデ
コーダ３０２より起動され、ロード、又は、ストアのた
めのキャッシュ制御信号１２５を送出する。又、キャッ
シュヒット信号１２２を受け取り、キャッシュミス時に
は、主メモリ１０５からメモリ１０７〜１１４へデータ
を転送する制御を行う。又、その際、バス１２３を通し
てセット判定部１０２に必要な情報を登録する。

【００２２】図４は、パイプライン動作を説明する図で
ある。命令１はロード命令、命令２，３はレジスタ間演
算命令である。ＩＦは命令キャッシュ読みだしステー
ジ、Ｄはデコードステージ、Ａはレジスタ読みだし、及
び、アドレス計算ステージ、Ｃはキャッシュ読みだしス
テージ、Ｗはレジスタへの書き込みステージである。
又、Ｒはレジスタ読みだしステージ、ＥはＡＬＵでの演
算ステージである。

【００２３】命令２では、命令１でロードしたレジスタ
の内容を使うことができないが、命令３では命令１のＷ
ステージでレジスタに書き込んだ内容を、命令３のＲス
テージで、レジスタより読みだすことにより使うことが
できる。

【００２４】図５はロード命令を連続して実行するとき
のタイミングチャートである。アドレス１２４は、毎サ
イクルｎ−１，ｎ，ｎ＋１と切り替わり、アドレスｎに
対して、データバス１２７にデータｎ，ｎ′がのる。デ
ータは、１マシンサイクルに２度転送される。図１の制
御信号１２５は、図５に示したクロック１２５−１，リ
ードライト選択信号１２５−２を含んでいる。データｎ
はクロックの立ち上がりで、データｎ′はクロックの立
ち下がりでラッチされる。

【００２５】図６は、ストア命令実行時のタイミングチ
ャートである。アドレスｎがストア命令のアドレスであ
り、これに対し、データバス１２７上にＣＰＵより、メ
モリに対しデータｎが送出される。リードライト選択信
号１２５−２は書き込みを示すため、１サイクルの間Hi
ghになる。

【００２６】図７は、メモリ１０７の構成を示す図であ
る。メモリ１０７だけの構成例を示すが、他のメモリ１
０８〜１１４も同様である。７００は第１メモリバン
ク、７０１は第２メモリバンク、７０３は第３メモリバ
ンク、７０３は第４メモリバンクである。７０４は第１
ライトレジスタ、７０５は第２ライトレジスタ、706は
第１リードレジスタ、７０７は第２リードレジスタであ
る。７０９，７１０，７１１はセレクタ、７１２はトラ
イステートバッファである。７０８はタイミング生成回
路である。第１メモリバンク７００と第３メモリバンク
７０２で第１セットを、第２メモリバンク７０１と第４
メモリバンク７０３で第２セットを構成している。

【００２７】信号１２４はアドレス入力である。図１６
はアドレス構成を説明する図である。アドレスはバイト
毎にふられており、ブロックサイズは１６バイトである
のでビット０から３までがブロック内アドレス、ビット
４から１９までがブロックアドレスとなる。図７の信号
１２４−１は、ビット４から１９に対応し、メモリバン
ク７００〜７０３のアドレス入力として使用される。信
号１２４−２はビット３に対応し、１ブロック１６バイ
トのなかでどちらかの８バイトを読み書きするかを示
す。

【００２８】読みだし時の動作について説明する。第１
メモリバンク７００、第３メモリバンク７０２の出力は
それぞれ信号７１５，７１７を通してセレクタ７１０に
送出される。セレクタ７１０は、信号１２４−２が０の
時には信号７１５を、１の時には信号７１７を選択す
る。選択されたデータが第１セットより読みだされたデ
ータで、第１リードレジスタ７０６にセットされる。同
様に、第２メモリバンク７０１，第４メモリバンク７０
３の出力はそれぞれ信号７１６，７１８を通してセレク
タ７０９に送出される。セレクタ７０９は、信号１２４
−２が０の時には信号７１６を、１の時には信号７１８
を選択する。選択されたデータが第２セットより読みだ
されたデータで、第２リードレジスタ７０７にセットさ
れる。第１リードレジスタ７０６と第２リードレジスタ
７０７の内容はそれぞれ信号７１９，７２０を通してセ
レクタ７１１に送出される。７１１の出力はトライステ
ートバッファ７１２に送出され、トライステートバッフ
ァ７１２は８ビットバス127−１をドライブする。

【００２９】第１リードレジスタ７０６、及び、第２リ
ードレジスタ７０７へのセットタイミング、セレクタ７
１１の切り替えタイミング、ドライバ７１２のドライブ
タイミングは、それぞれタイミング生成回路７０８によ
り信号７２８,７２９,７３０，７３１を通して図５に示
すように制御される。信号７３０はHighの時に第１リー
ドレジスタ７０６を、Low の時に第２リードレジスタ７
０７を選択する信号で、図５に示すようにちょうどクロ
ックの反転信号となっている。タイミング生成回路７０
８はクロック１２５−１，リードライト選択信号１２５
−２等からタイミング信号を生成する。

【００３０】次に書き込み動作について説明する。書き
込み時には、バス１２７−１を通してデータがドライブ
されているので、それを第１ライトレジスタ７０４、又
は、第２ライトレジスタ７０５にセットする。どちらの
バンクに書くかは信号１２４−２を見てタイミング生成
回路７０８が第１ライトレジスタ７０４へのセット信号
７２２、又は、第２ライトレジスタ７０５へのセット信
号７２７を送出することにより制御する。信号１２４−
２が０の時には、第１ライトレジスタ７０４に、１の時
には、第２ライトレジスタ７０５にセットする。第１ラ
イトレジスタ７０４の出力は信号７１３を通して、第１
メモリバンク７００、又は、第２メモリバンク７０１に
転送される。又、第２ライトレジスタ７０５の出力は信
号714を通して第３メモリバンク７０２、又は、第４メ
モリバンク７０３に転送される。又、タイミング生成回
路７０８は、メモリバンク７００〜７０３への書き込み
信号７２３〜７２６を生成する。タイミング生成回路７
０８は、図６に示すようにクロック１２５−１，リード
ライト選択信号１２５−２，セット選択信号126，アド
レス１２４−２を見て上記タイミングを制御する。セッ
ト選択信号は、Highのときには第１セットへの書き込み
を、Low のときには第２セットへの書き込みを意味す
る。即ち、論理的には、信号７２３＝セット選択信号・ＮＯＴ（１２４−２）・
リードライト選択信号信号７２５＝セット選択信号・１２４−２・リードライ
ト選択信号信号７２４＝ＮＯＴ（セット選択信号）・ＮＯＴ（１２
４−２）・リードライト選択信号信号７２３＝ＮＯＴ（セット選択信号）・１２４−２・
リードライト選択信号となる。

【００３１】図８は、図１のセット選択部１０３の第１
の構成例を示す図である。８０１は第１レジスタ、８０
２は第２レジスタ、８０６はトライステートドライバで
ある。８０３はセレクタである。読みだし時には、第１
レジスタ８０１にはバス127を通して最初に送られてく
る第１セットのデータをセットし、第２レジスタ802に
はバス１２７を通して次に送られてくる第２セットのデ
ータをセットする。セレクタ８０３は、第１セット選択
信号１２６が１ならば第１レジスタの出力信号８０４
を、０ならば第２レジスタの出力信号８０５を選択し、
信号１２１を通してプロセッサ１０１へ送出する。書き
込み時には、信号１２１を通してプロセッサ１０１より
送られてくるデータをトライステートバッファ８０６を
用いてバス１２７へ送出する。

【００３２】図９は図１のセット選択部１０３の第２の
構成例である。同じ部品には、同じ番号がふってある。
図９では、図８に比較して第２レジスタがなく、セレク
タ８０３は、第２セットよりのデータはバス１２７より
直接入力する。こうすることにより、レジスタを１つ節
約できる。

【００３３】図１０は、図１のセット判定部１０２の構
成例である。１００１は第１セットのタグ部、１００２
は第１セットの有効ビット部、１００３は第２セットの
タグ部、１００４は第２セットの有効ビット部である。
１００５，１００６はコンパレータ、１００７は判定回
路である。アドレス１２４−１により第１タグ1001，第
１有効ビット１００２，第２タグ１００３，第２有効ビ
ット１００４を読みだす。第１コンパレータ１００５
は、第１タグよりの信号１０１４とアドレス124−３を
比較し、一致しているか否かを示す信号１０１０を判定
回路１００７に送出する。アドレス１２４−３のビット
位置については、図１６に説明してある。同様に、第２
コンパレータ１００６は、第２タグよりの信号１０１５
とアドレス１２４−３を比較し、一致しているか否かを
示す信号１０１２を判定回路1007に送出する。

【００３４】判定回路１００７は、第１コンパレータ１
００５よりの一致信号１０１０，第１有効ビット部１０
０２よりの有効信号１０１１，第２コンパレータ１００
６よりの一致信号１０１２，第２有効ビット部１００４
よりの有効信号１０１３を受け、キャッシュヒット信号
１２２と、第１セット選択信号１２６を選択する。どち
らかのセットが有効かつ一致信号がアサートされたとき
に、キャッシュヒット信号１２２をアサートし、信号１
０１０がアサートされ１０１１が有効なときに、第１セ
ット選択信号１２６をアサートする。

【００３５】図１１は、図１０の判定回路の構成例であ
る。１１０２はＡＮＤゲート、1101はＡＮＤ−ＯＲゲー
トである。

【００３６】図１２は、図１のプロセッサ１０１の第２
の構成例である。第１の構成例を示した図３と同じ部品
は同じ番号にしてある。図１２の構成では、図３の構成
に比べて、セレクタ３３０と３４０が加わっており、バ
ス１２１よりALU306の入力にデータをバイパスできるよ
うになっている点が異なっている。セレクタ３３０，３
４０の制御はデコーダ３０２が、信号３３１，３４１を
用いて行う。

【００３７】図１３は、図１２に示したプロセッサのパ
イプライン動作を説明する図である。パイプライン動作
の説明は、図４と同じであるので省略する。図４との違
いは、図１３に示すパイプラインでは、図１２のセレク
タ３３０，３４０を用いて、命令１でロードしたデータ
を命令２で使用することができることである。

【００３８】図１４は図１３のパイプラインを実現する
ためのメモリのタイミングチャートである。この実施例
では、アドレスｎが出たサイクルのなかで、２つのデー
タｎ，ｎ′を返さなくてはならないため、図５のタイミ
ングより厳しい。

【００３９】上記第２の実施例ではセレクタ３３０，３
４０、及び、その制御が必要となり、メモリのアクセス
タイミングが厳しくなるが、ロードしたデータを次の命
令ですぐ使用できるという利点がある。

【００４０】図１７は、図１のプロセッサ１０１の第３
の実施例である。図１７の構成は、図１２とほぼ同じで
あり、同じ部品には、同じ番号が付けてあり説明を省略
する。図１７の構成例の図１２に対する違いは、セット
判定部１０２よりのセット選択信号１２６がデコーダ３
０２にも入力していることである。

【００４１】図１５は図１７に示したプロセッサのパイ
プライン動作を示す図である。又、本実施例でのメモリ
のタイミングは図５と同じである。図１５のパイプライ
ンでは、命令１がロード命令だとしたときに、命令１で
第１セットがヒットしたときには、図１５中矢印Ａで示
したように、そのデータをセレクタ３３０、又は、３４
０を用いてALU306に転送して用いることができる。一
方、命令１でセット２がヒットしたときには、図１５中
矢印Ｂで示したように、命令２ではそのデータを用いる
ことができずに、命令３で初めて用いることができる。
この時には、命令１のＷステージで書き込んだデータを
命令３のＲステージでレジスタより読んで使う。この第
３の実施例では、デコーダ３０２でセット選択信号１２
６を用いてバイパス制御信号３３１，３４１を制御する
ことにより、図１４に示したタイミングより楽な図５の
タイミングで、第１のセットのデータを次の命令ですぐ
に使うことができるという利点がある。

【００４２】

【発明の効果】本発明によれば、ｍセットアソシアティ
ブキャッシュメモりを有する計算機に必要なメモリの個
数を従来の１／ｍにすることができ、価格を下げること
ができる。

【００４３】本発明によれば、ｍセットアソシアティブ
キャッシュメモりを有する計算機に必要なメモリの個数
を従来の１／ｍにすることができ、マシンサイクルを低
減することができる。

【００４４】本発明によれば、ｍセットアソシアティブ
キャッシュメモりを有する計算機に必要なメモリの個数
を従来の１／ｍにすることができ、ＣＰＵのピン数を低
減することができる。

【図面の簡単な説明】

【図１】本発明の実施例の全体図。

【図２】従来例を示す図。

【図３】図１のプロセッサ１０１の第１の構成例を示す
図。

【図４】図３のプロセッサ１０１のパイプラインを説明
する図。

【図５】リード時のメモリ動作のタイミングを示す図。

【図６】ライト時のメモリ動作のタイミングを示す図。

【図７】図１のメモリ１０７の構成図。

【図８】図１のセット選択部１０３の第１の構成例。

【図９】図１のセット選択部１０３の第２の構成例。

【図１０】図１のセット判定部１０２の構成例。

【図１１】図１０の判定回路１００７の構成例。

【図１２】図１のプロセッサ１０１の第２の構成例。

【図１３】図１２のプロセッサ１０１のパイプライン動
作を説明する図。

【図１４】リード時のメモリ動作のタイミングを示す
図。

【図１５】図１７のプロセッサ１０１のパイプライン動
作を説明する図。

【図１６】アドレス構成を説明する図。

【図１７】図１のプロセッサ１０１の第３の構成例。

【符号の説明】

１０１…プロセッサ、１０２…セット判定部、１０３…
セット選択部、１０６…ＣＰＵ、１０７〜１１４…メモ
リ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者斉藤拡二神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】命令またはデータを処理するプロセッサ
と、１つのメモリチップ中にｍ（ｍは２以上の整数）セット
のメモリバンク領域と、それぞれの上記ｍセットのメモ
リバンク領域から１セットずつ順次データセットのアク
セスを行う出力部とからなるメモリチップを複数有して
構成されるセットアソシアティブキャッシュメモリと、上記プロセッサからのアドレスに基づいて、上記ｍセッ
トのメモリバンク領域の中から１セットのメモリバンク
領域を選択する選択信号を生成するセット判定部と、上記セットアソシアティブキャッシュメモリから順次ア
クセスされるデータセットから上記選択信号によって選
択されたデータセットを上記プロセッサに出力するセッ
ト選択部と、上記セットアソシアティブキャッシュメモリと上記プロ
セッサとの間に接続され、上記プロセッサからデータを
指定するためのアドレスを伝達するアドレスバスと、上記セットアソシアティブキャッシュメモリと上記セッ
ト選択部との間に接続され、上記データセットのアクセ
スを行う第１のデータバスと、上記セット選択部と上記プロセッサとの間に接続され、
選択された上記データセットのアクセスを行う第２のデ
ータバスとを有することを特徴とするセットアソシアテ
ィブキャッシュメモリを有するデータ処理装置。
【請求項２】請求項１において、上記セットアソシアティブキャッシュメモリの出力部
は、ｍセットのメモリバンク領域の中から順次１セット
ずつのデータセットを出力するセレクタ部を有すること
を特徴とするセットアソシアティブキャッシュメモリを
有するデータ処理装置。
【請求項３】請求項１において、上記セットアソシアティブキャッシュメモリのｍセット
のメモリバンク領域から読み出されたデータセットまた
はｍセットのメモリバンク領域への書き込みのデータセ
ットを一時保持するレジスタを有することを特徴とする
セットアソシアティブキャッシュメモリを有するデータ
処理装置。
【請求項４】請求項１において、上記セット選択部は、ｍセット分のデータセットを保持
するレジスタと、上記セット判定部の選択信号に基づい
て、上記レジスタの中から選択すべきデータセットを選
択するセレクタとを有することを特徴とするセットアソ
シアティブキャッシュメモリを有するデータ処理装置。
【請求項５】請求項１において、上記セット選択部は、（ｍ−１）セット分のデータセッ
トを保持するレジスタと、上記セット判定部の選択信号
に基づいて、上記レジスタ及び信号線の中から選択すべ
きデータセットを選択するセレクタとを有することを特
徴とするセットアソシアティブキャッシュメモリを有す
るデータ処理装置。
【請求項６】１つのメモリチップ中にｍ（ｍは２以上の
整数）セットのメモリバンク領域と、それぞれの上記ｍ
セットのメモリバンク領域から１セットずつ順次データ
セットのアクセスを行う出力部とからなるメモリチップ
を複数有して構成されることを特徴とするセットアソシ
アティブキャッシュメモリ。
【請求項７】請求項６において、上記出力部は、ｍセットのメモリバンク領域の中から順
次１セットずつのデータセットを出力するセレクタ部を
有することを特徴とするセットアソシアティブキャッシ
ュメモリ。
【請求項８】請求項６において、上記ｍセットのメモリバンク領域から読み出されたデー
タセットまたはｍセットのメモリバンク領域への書き込
みのデータセットを一時保持するレジスタを有すること
を特徴とするセットアソシアティブキャッシュメモリ。
【請求項９】命令またはデータを処理するプロセッサ
と、１つのメモリチップ中にｍ（ｍは２以上の整数）セット
のメモリバンク領域と、それぞれの上記ｍセットのメモ
リバンク領域から１セットずつ順次データセットのアク
セスを行う出力部とからなるメモリチップを複数有し、
上記プロセッサからのアドレスに基づいて、上記ｍセッ
トのメモリバンク領域の中から１セットのメモリバンク
領域を選択する選択信号を生成するセット判定部と、上
記セットアソシアティブキャッシュメモリから順次アク
セスされるデータセットから上記選択信号によって選択
されたデータセットを上記プロセッサに出力するセット
選択部とて構成されるセットアソシアティブキャッシュ
メモリと、上記セットアソシアティブキャッシュメモリと上記プロ
セッサとの間に接続され、上記プロセッサからデータを
指定するためのアドレスを伝達するアドレスバスと、上記セットアソシアティブキャッシュメモリと上記プロ
セッサとの間に接続され、選択された上記データセット
のアクセスを行うデータバスとを有することを特徴とす
るセットアソシアティブキャッシュメモリを有するデー
タ処理装置。
【請求項１０】請求項９において、上記セットアソシアティブキャッシュメモリの出力部
は、ｍセットのメモリバンク領域の中から順次１セット
ずつのデータセットを出力するセレクタ部を有すること
を特徴とするセットアソシアティブキャッシュメモリを
有するデータ処理装置。
【請求項１１】請求項９において、上記セットアソシアティブキャッシュメモリのｍセット
のメモリバンク領域から読み出されたデータセットまた
はｍセットのメモリバンク領域への書き込みのデータセ
ットを一時保持するレジスタを有することを特徴とする
セットアソシアティブキャッシュメモリを有するデータ
処理装置。
【請求項１２】請求項９において、上記セット選択部は、ｍセット分のデータセットを保持
するレジスタと、上記セット判定部の選択信号に基づい
て、上記レジスタの中から選択すべきデータセットを選
択するセレクタとを有することを特徴とするセットアソ
シアティブキャッシュメモリを有するデータ処理装置。
【請求項１３】請求項９において、上記セット選択部は、（ｍ−１）セット分のデータセッ
トを保持するレジスタと、上記セット判定部の選択信号
に基づいて、上記レジスタ及び信号線の中から選択すべ
きデータセットを選択するセレクタとを有することを特
徴とするセットアソシアティブキャッシュメモリを有す
るデータ処理装置。
【請求項１４】１つのメモリチップ中にｍ（ｍは２以上
の整数）セットのメモリバンク領域と、それぞれの上記
ｍセットのメモリバンク領域から１セットずつ順次デー
タセットのアクセスを行う出力部とからなるメモリチッ
プを複数有して構成されるセットアソシアティブキャッ
シュメモリと、命令またはデータを処理するプロセッサと、上記プロセ
ッサからのアドレスに基づいて、上記ｍセットのメモリ
バンク領域の中から１セットのメモリバンク領域を選択
する選択信号を生成するセット判定部と、上記セットア
ソシアティブキャッシュメモリから順次アクセスされる
データセットから上記選択信号によって選択されたデー
タセットを上記プロセッサに出力するセット選択部とか
らなるデータ処理部と、上記セットアソシアティブキャッシュメモリと上記プロ
セッサとの間に接続され、上記プロセッサからデータを
指定するためのアドレスを伝達するアドレスバスと、上記セットアソシアティブキャッシュメモリと上記セッ
ト選択部との間に接続され、上記データセットのアクセ
スを行うデータバスとを有することを特徴とするセット
アソシアティブキャッシュメモリを有するデータ処理装
置。
【請求項１５】請求項１４において、上記セットアソシアティブキャッシュメモリの出力部
は、ｍセットのメモリバンク領域の中から順次１セット
ずつのデータセットを出力するセレクタ部を有すること
を特徴とするセットアソシアティブキャッシュメモリを
有するデータ処理装置。
【請求項１６】請求項１４において、上記セットアソシアティブキャッシュメモリのｍセット
のメモリバンク領域から読み出されたデータセットまた
はｍセットのメモリバンク領域への書き込みのデータセ
ットを一時保持するレジスタを有することを特徴とする
セットアソシアティブキャッシュメモリを有するデータ
処理装置。
【請求項１７】請求項１４において、上記セット選択部は、ｍセット分のデータセットを保持
するレジスタと、上記セット判定部の選択信号に基づい
て、上記レジスタの中から選択すべきデータセットを選
択するセレクタとを有することを特徴とするセットアソ
シアティブキャッシュメモリを有するデータ処理装置。
【請求項１８】請求項１４において、上記セット選択部は、（ｍ−１）セット分のデータセッ
トを保持するレジスタと、上記セット判定部の選択信号
に基づいて、上記レジスタ及び信号線の中から選択すべ
きデータセットを選択するセレクタとを有することを特
徴とするセットアソシアティブキャッシュメモリを有す
るデータ処理装置。