JPH10304014A - データ取り込み方法、データ取り込み回路、及び、ｉｅｅｅ１３９４用プロトコルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】転送速度の高速化に対応することができるデー
タ取り込み回路を提供すること。 【解決手段】デコーダ１０は一定周期毎に転送データＤ
１とストローブ信号ＳＢの内容がそれぞれ２通り存在す
る一致状態と不一致状態のいずれかでかつそれぞれの２
通り状態のどちらの状態かを第１、第２の一致信号ＤＳ
00，ＤＳ11又は第１、第２の不一致信号ＤＳ01，ＤＳ10
として出力する。第１ＳＲ素子１１は第１、第２の一致
信号ＤＳ00，ＤＳ11に基づいてセット又はリセット動作
する。一方、第２ＳＲ素子１２は第１、第２の不一致信
号ＤＳ01，ＤＳ10に基づいてセット又はリセット動作す
る。この第１ＳＲ素子と第２ＳＲ素子１１，１２の出力
信号Ｄ１even，Ｄ１odd が転送データＤ１の一定周期毎
の内容となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ取り込み方
法、データ取り込み回路、及び、ＩＥＥＥ１３９４用プ
ロトコルコントローラに係り、詳しくは、シリアルイン
タフェースの規格であるＩＥＥＥ１３９４に準拠したデ
ータ処理装置に好適なデータ取り込み方法、データ取り
込み回路、及び、ＩＥＥＥ１３９４用プロトコルコント
ローラに関するものである。

【０００２】近年マルチメディア化に伴い、パーソナル
コンピュータ（以下、パソコンという）の使用方法も多
様化し、このパーソナルコンピュータに接続される周辺
機器も種々のもの出現している。その周辺機器として
は、デジタルカメラ、デジタルＶＴＲ、カラーページプ
リンタ等がある。この種の周辺機器は大量の音声データ
及び画像データを扱う。その結果、パソコンとその周辺
機器との間でのデータ転送については、データ転送量の
増大化及び転送速度の高速化が要求されている。このデ
ータ転送に好適に対応するインタフェースには、シリア
ルインタフェースの規格の一種であるＩＥＥＥ１３９４
が注目されている。

【０００３】ＩＥＥＥ１３９４に準拠したデータ転送
は、データ線とストローブ線が用いられている。そし
て、該データ線から出力されるデータの取り込みは、デ
ータ・ストローブリンク方式（以下、ＤＳリンク方式）
を採用している。

【０００４】このＤＳリンク方式によるデータ取り込み
についても、データ転送量の増大化及び転送速度の高速
化に伴い精度の高いデータの取り込みが要求されてい
る。

【０００５】

【従来の技術】シリアルインタフェースの規格の一種で
あるＩＥＥＥ１３９４に準拠したデータの取り込みは、
ＤＳリンク方式を採用している。ＤＳリンク方式は、パ
ソコンと周辺機器及び周辺機器間を結ぶバスに備えられ
たデータ線に転送データ、バスに備えられたストローブ
線にストローブ信号を出力する。そして、ストローブ信
号ＳＢは、図８に示すように、データ線からシリアル転
送される転送データＤ１において後続の転送データＤ１
が反転しない（先の転送データＤ１と同じ）の時には該
転送データＤ１の転送とともに反転する。又、ストロー
ブ信号ＳＢは、後続の転送データＤ１が反転（先の転送
データＤ１と相違）する時には後続の転送データＤ１が
転送されても反転しない。

【０００６】詳述すると、例えば、先の転送データＤ１
が「１」で後続の転送データＤ１が同じ「１」が続いて
転送される時、その時のストローブ信号ＳＢが「１」で
あるならば「０」に、又は、その時のストローブ信号Ｓ
Ｂが「０」の時には「１」となるように、ストローブ信
号ＳＢを反転させる。同様に、先の転送データＤ１が
「０」で後続の転送データＤ１が同じ「０」が続いて転
送される時、その時のストローブ信号ＳＢが「１」であ
るならば「０」に、又は、その時のストローブ信号ＳＢ
が「０」の時には「１」となるように、ストローブ信号
ＳＢは反転する。

【０００７】反対に、先の転送データＤ１が「１」で後
続の転送データＤ１が相違（反転）する「０」が転送さ
れる時、その時のストローブ信号ＳＢが「１」であるな
らば「１」のままに、又は、その時のストローブ信号Ｓ
Ｂが「０」の時には「０」のままとなるように、ストロ
ーブ信号ＳＢは反転しない。同様に、先の転送データＤ
１が「０」で後続の転送データＤ１が相違（反転）する
「１」が転送される時、その時のストローブ信号ＳＢが
「１」であるならば「１」のままに、又は、その時のス
トローブ信号ＳＢが「０」の時には「０」となるよう
に、ストローブ信号ＳＢは反転しない。

【０００８】即ち、ストローブ信号ＳＢは、１つの転送
データＤ１が転送される毎に、その時の転送データＤ１
とストローブ信号ＳＢの両内容との間でその両内容が交
互に一致と不一致が続くように反転する信号である。

【０００９】そして、ＤＳリンク方式では、１つの転送
データＤ１が転送される毎に、一致と不一致が交互に繰
り返される転送データＤ１とストローブ信号ＳＢの両内
容から排他的論理和をとりクロック信号を生成しデータ
を取り込んでいる。

【００１０】図９は、従来のクロック信号を生成しデー
タを取り込むためのデータ取り込み回路を示す。データ
取り込み回路は、第１及び第２Ｄ型フリップ・フリップ
５１，５２、排他的論理和回路５３及びインバータ５４
とから構成されている。排他的論理和回路５３は、転送
データＤ１とストローブ信号ＳＢを入力する。排他的論
理和回路５３は、転送データＤ１とストローブ信号ＳＢ
の両内容が一致する時には、低電位（Ｌレベル、即ち
「０」）となるクロックＣＬを、又、両内容が不一致の
時には高電位（Ｈレベル、即ち「１」）となるクロック
ＣＬを出力する。従って、排他的論理和回路５３は、１
つの新たな転送データＤ１の転送が出力される毎に反転
するクロックＣＬを生成し出力する。即ち、排他的論理
和回路５３は両内容が一致するときには、Ｈレベルから
Ｌレベルに立ち下がり、両内容が不一致の時にはＬレベ
ルからＨレベルに立ち上がるクロックＣＬを出力する。
このクロックＣＬは、次段の遅延回路５５にて遅延され
て出力される。

【００１１】第１フリップフロップ５１は、インバータ
５４を介してクロックＣＬを入力する。第１フリップフ
ロップ５１は、クロックＣＬの立ち下がりに応答してそ
の時の転送データＤ１の内容をラッチし該内容を一致側
のデータＤ１evenとして出力する。第２フリップフロッ
プ５２は、クロックＣＬの立ち上がりに応答してその時
の転送データＤ１の内容をラッチし該内容を不一致側の
データＤ１odd として出力する。

【００１２】即ち、データ線から転送される転送データ
Ｄ１は、クロックＣＬに応答して第１及び第２フリップ
フロップ５１，５２から交互に取り込まれる。又、クロ
ックＣＬの反転タイミングは、転送データＤ１又はスト
ローブ信号ＳＢの反転タイミングより遅れる。これは、
遅延回路５５に基づくものである。この遅延時間ｔｄ
は、第１及び第２フリップフロップ５１，５２が転送デ
ータＤ１を確実にラッチするためのセットアップ時間と
して利用されている。

【００１３】

【発明が解決しようとする課題】ところで、近年、転送
データの転送速度が上がっている。それにともなって、
クロックＣＬの周期も短くなる。そして、第１及び第２
フリップフロップ５１，５２のセットアップ時間は確保
できるものの、ホールド時間が十分に取れなくなってき
ている。

【００１４】そこで、前記セットアップ時間を確保しつ
つ該セットアップ時間をできるだけ短くしてホールド時
間を確保するためには、遅延回路５５の設計は非常に難
しく、しかも、製造においても非常に高度な技術を要し
歩留りも悪かった。

【００１５】本発明の目的は、セットアップやホールド
時間の調整を考慮することなくしかも転送速度の高速化
に対応することができるデータ取り込み方法、データ取
り込み回路、及びその回路を備えたＩＥＥＥ１３９４用
プロトコルコントローラを提供することにある。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、一定周期毎にシリアル転送される転送データとの間
でその内容がその一定周期毎に一致状態と不一致状態が
交互に発生するストローブ信号を用いて前記転送データ
の一定周期毎の内容を取り込むデータ取り込み方法にお
いて、前記転送データとストローブ信号の内容が一致状
態のときには、２通りの一致状態の中のいずれの一致状
態かに基づいてセット又はリセット動作する第１素子を
動作させ、不一致状態のときには２通りの不一致状態の
中のいずれの不一致状態かに基づいてセット又はリセッ
ト動作する第２素子を動作させ、その第１素子と第２素
子の状態から転送データの一定周期毎の内容を取り込む
ようにした。

【００１７】請求項２に記載の発明は、一定周期毎にシ
リアル転送される転送データとの間でその内容がその一
定周期毎に一致状態と不一致状態が交互に発生するスト
ローブ信号を用いて前記転送データの一定周期毎の内容
を取り込むデータ取り込み回路において、前記転送デー
タとストローブ信号を入力し、両内容が一致状態か不一
致状態を判別するとともに、一致状態のときには２通り
の一致状態の中のいずれの一致状態か、不一致状態のと
きには２通りの不一致状態の中のいずれの不一致状態か
を判別するデコーダと、前記デコーダが一致状態と判別
し、その一致状態が２通りの一致状態の中のいずれの一
致状態かを判別した時、その判別結果に基づいてセット
又はリセット動作し、そのセット又はリセット状態がそ
の一致状態の時の転送データの内容と対応する第１素子
と、前記デコーダが不一致状態と判別し、その不一致状
態が２通りの不一致状態の中のいずれの不一致状態かを
判別した時、その判別結果に基づいてセット又はリセッ
ト動作し、そのセット又はリセット状態がその不一致状
態の時の転送データの内容と対応する第２素子とを備え
た。

【００１８】請求項３に記載の発明は、一定周期毎にシ
リアル転送される転送データとの間でその内容がその一
定周期毎に一致状態と不一致状態が交互に発生するスト
ローブ信号を用いて前記転送データの一定周期毎の内容
を取り込むデータ取り込み回路において、前記転送デー
タとストローブ信号を入力し、両内容が一致状態か不一
致状態を判別するとともに、一致状態のときには２通り
の一致状態の中のいずれの一致状態か、不一致状態のと
きには２通りの不一致状態の中のいずれの不一致状態か
を判別するデコーダと、前記デコーダが一致状態と判別
し、その一致状態が２通りの一致状態の中のいずれの一
致状態かを判別した時、その判別結果に基づいてセット
・リセット動作し、そのセット又はリセット状態がその
一致状態の時の転送データの内容と対応する複数個の第
１素子と、前記デコーダが不一致状態と判別し、その不
一致状態が２通りの不一致状態の中のいずれの不一致状
態かを判別した時、その判別結果に基づいてセット又は
リセット動作し、そのセット又はリセット状態がその不
一致状態の時の転送データの内容と対応する複数個の第
２素子と、前記複数個の第１素子の中からセット又はリ
セット動作させるための第１素子を指定する第１ライト
ポインタと、前記複数個の第２素子の中からセット又は
リセット動作させるための第２素子を指定する第２ライ
トポインタと、前記複数個の第１素子の中からセット又
はリセット状態を読み出すための第１素子を指定する第
１リードポインタと、前記複数個の第２素子の中からセ
ット又はリセット状態を読み出すため第２素子を指定す
る第２リードポインタとを備えた。

【００１９】請求項４に記載の発明は、請求項３に記載
のデータ取り込み回路において、前記第１ライトポイン
タは前記デコーダが一致状態と判別した判別動作回数を
カウントし、そのカウント値に基づいてセット又はリセ
ット動作させるための第１素子が指定されるものであ
り、前記第２ライトポインタは前記デコーダが不一致状
態と判別した判別動作数をカウントし、そのカウント値
に基づいてセット又はリセット動作させるための第２素
子が指定されるものであり、前記第１リードポインタは
読み出された第１素子の読み出し回数をカウントし、そ
のカウント値に基づいて読み出すための第１素子が指定
されるものであり、前記第２リードポインタは読み出さ
れた第２素子の読み出し回数をカウントし、そのカウン
ト値に基づいて読み出すための第２素子が指定されるも
のである。

【００２０】請求項５に記載の発明は、請求項２乃至４
のいずれか１に記載のデータ取り込み回路において、前
記第１素子及び第２素子がＲＳフリップフロップであ
る。請求項６に記載の発明は、請求項２乃至５のいずれ
か１に記載のデータ取り込み回路を内蔵したＩＥＥＥ１
３９４用プロトコルコントローラである。

【００２１】請求項７に記載の発明は、請求項６に記載
のＩＥＥＥ１３９４用プロトコルコントローラにおい
て、そのプロトコルコントローラには、プロトコル制御
回路部、送信用転送データ格納メモリ回路、受信用転送
データ格納メモリ回路、及び、複数の入出力インタフェ
ースが備えられ、前記プロトコル制御回路部に前記デー
タ取り込み回路が形成されている。

【００２２】（作用）請求項１の発明によれば、転送デ
ータとストローブ信号の内容が一致状態のときには、２
通りの一致状態の中のいずれの一致状態かに基づいてセ
ット又はリセット動作する第１素子を動作させる。一
方、不一致状態のときには２通りの不一致状態の中のい
ずれの不一致状態かに基づいてセット又はリセット動作
する第２素子を動作させる。そして、この第１素子と第
２素子のセット又はリセット状態を取り込めば転送デー
タの一定周期毎の内容が取り込まれることになる。

【００２３】従って、一定周期毎に転送データとストロ
ーブ信号の内容がそれぞれ２通り存在する一致状態と不
一致状態のいずれかでかつそれぞれの２通り状態のどち
らの状態かに基づいて第１素子と第２素子のいずれかの
素子をセット又はリセットに動作させるだけで、一定周
期毎に転送される転送データの一定周期毎の内容は読み
取ることができることになる。

【００２４】請求項２の発明によれば、デコーダは一定
周期毎に転送データとストローブ信号の内容がそれぞれ
２通り存在する一致状態と不一致状態のいずれかでかつ
それぞれの２通り状態のどちらの状態かを判別する。第
１素子はデコーダによる２通りの一致状態の中のいずれ
の一致状態かの判別に基づいてセット又はリセット動作
する第１素子を動作させる。一方、第２素子はデコーダ
による２通りの不一致状態の中のいずれの不一致状態か
の判別に基づいてセット又はリセット動作する。そし
て、この第１素子と第２素子のセット又はリセット状態
を取り込めば転送データの一定周期毎の内容が取り込ま
れることになる。

【００２５】従って、デコーダにて一定周期毎に転送デ
ータとストローブ信号の内容の状態を判別させ、その判
別結果に基づいて第１素子と第２素子をそれぞれセット
又はリセットのいずれかに動作させるだけで、一定周期
毎に転送される転送データの一定周期毎の内容は読み取
ることができることになる。

【００２６】請求項３の発明によれば、デコーダは一定
周期毎に転送データとストローブ信号の内容がそれぞれ
２通り存在する一致状態と不一致状態のいずれかでかつ
それぞれの２通り状態のどちらの状態かを判別する。

【００２７】複数の第１素子の中から第１ライトポイン
タに基づいて指定された第１素子は、デコーダによる２
通りの一致状態の中のいずれの一致状態かの判別に基づ
いてセット又はリセット動作する第１素子を動作させ
る。又、複数の第２素子の中から第２ライトポインタに
て指定された第２素子は、デコーダによる２通りの不一
致状態の中のいずれの不一致状態かの判別に基づいてセ
ット又はリセット動作する。

【００２８】一方、複数の第１素子の中から第１リード
ポインタに基づいて指定された第１素子のセット又はリ
セット状態は転送データの内容と対応するものとして取
り込まれる。又、複数の第２素子の中から第２リードポ
インタに基づいて指定された第２素子のセット又はリセ
ット状態は転送データの内容と対応するものとして取り
込まれる。

【００２９】従って、デコーダにて一定周期毎に転送デ
ータとストローブ信号の内容の状態を判別させ、その判
別結果に基づいて第１素子と第２素子をそれぞれセット
又はリセットのいずれかに動作させるだけで、一定周期
毎に転送される転送データの一定周期毎の内容は読み取
ることができることになる。しかも、複数の第１素子及
び第２素子を設けたことから、転送データの転送速度と
第１素子及び第２素子から転送データの内容を取り込む
速度に差が生じても吸収することができる。

【００３０】請求項４の発明によれば、請求項３に記載
の発明において、複数の第１素子は前記デコーダが一致
状態と判別した判別動作回数をカウントする第１ポイン
タのカウント値に基づいて順番に指定されてセット又は
リセット動作される。又、複数の第２素子は前記デコー
ダが不一致状態と判別した判別動作回数をカウントする
第２ポインタのカウント値に基づいて順番に指定されて
セット又はリセット動作される。

【００３１】一方、複数の第１素子は、読み出された第
１素子の読み出し回数をカウントする第１リードポイン
タのカウント値に基づいて順番に第１素子が指定されて
そのセット又はリセット状態が取り込まれる。又、複数
の第２素子は、読み出された第２素子の読み出し回数を
カウントする第２リードポインタのカウント値に基づい
て順番に第２素子が指定されてそのセット又はリセット
状態が取り込まれる。

【００３２】請求項５の発明によれば、それぞれのフリ
ップフロップは、２通りの状態の中の一方の状態のとき
セット状態になり、他方の状態のとき反転しリセット状
態となり、そのセット又はリセットの各状態は例えばセ
ット側出力端子から出力される。

【００３３】請求項６の発明によれば、ＩＥＥＥ１３９
４用プロトコルコントローラに入力される転送データと
ストローブ信号は、データ取り込み回路により一定周期
毎の転送データの内容を取り込むことができる。このデ
ータ取り込みに際して、一定周期毎の転送データの内容
を入力し保持するためのセットアップ時間、ホールドア
ップ時間等を考慮することなくデータの取り込みがで
き、転送データの転送速度の高速化にも回路構成の高度
な設計変更をすることなく対応することができるととも
に、低コスト化を図るができる。

【００３４】請求項７の発明によれば、入出力インタフ
ェースを介して入力される転送データとストローブ信号
は、データ取り込み回路により一定周期毎の転送データ
の内容を取り込むことができる。このデータ取り込みに
際して、一定周期毎の転送データの内容を入力し保持す
るためのセットアップ時間、ホールドアップ時間等を考
慮することなくデータの取り込みができ、転送データの
転送速度の高速化にも回路構成の高度な設計変更をする
ことなく対応することができるとともに、低コスト化を
図るができる。

【００３５】

【発明の実施の形態】

（第一実施形態）図１は本発明を具体化したデータ取り
込み回路を示す。該データ取り込み回路は１チップの半
導体集積回路装置（ＬＳＩ）内に形成されている。デー
タ取り込み回路は、デコーダ１０、第１素子としての第
１セット・リセット素子（以下、第１ＳＲ素子という）
１１及び第２素子としての第２セット・リセット素子
（以下、第２ＳＲ素子という）１２とで構成されてい
る。

【００３６】デコーダ１０はデータ線Ｌ１と接続され、
該データ線Ｌ１から一定周期毎にシリアル転送される転
送データＤ１が入力される。又、デコーダ１０はストロ
ーブ線Ｌ２と接続され該制御線Ｌ２からストローブ信号
ＳＢが入力される。ストローブ信号ＳＢは、１つの転送
データＤ１が転送される毎に、その時の転送データＤ１
とストローブ信号ＳＢの両内容との間でその両内容が交
互に一致と不一致が続くように反転する信号である。

【００３７】デコーダ１０は、転送データＤ１とストロ
ーブ信号ＳＢの内容に基づいてＬレベル又はＨレベルの
第１の一致信号ＤＳ00、第２の一致信号ＤＳ11、第１の
不一致信ＤＳ01、第２の不一致信号ＤＳ10を出力する。

【００３８】詳述すると、 （Ａ）転送データＤ１の内容が「０」とストローブ信号
ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＬレベ
ル。

【００３９】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＨレベル。 （Ｂ）転送データＤ１の内容が「０」とストローブ信号
ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００４０】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＬレベル。第２の不一致信号ＤＳ10
はＨレベル。 （Ｃ）転送データＤ１の内容が「１」とストローブ信号
ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００４１】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＬレベル。 （Ｄ）転送データＤ１の内容が「１」とストローブ信号
ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００４２】第２の一致信号ＤＳ11はＬレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＨレベル。

【００４３】そして、第１の一致信号ＤＳ00は、第１信
号線Ｌ11を介して第１ＳＲ素子１１のリセット入力端子
に出力される。第２の一致信号ＤＳ11は第２信号線Ｌ12
を介して第１ＳＲ素子１１のセット入力端子に出力され
る。第１の不一致信号ＤＳ01は第３信号線Ｌ13を介して
第２ＳＲ素子１２のリセット入力端子に出力される。第
２の不一致信号ＤＳ10は第４信号線Ｌ14を介して第２Ｓ
Ｒ素子１２のセット入力端子に出力される。

【００４４】第１ＳＲ素子１１は、セット入力端子とリ
セット入力端子を備え、リセット入力端子に第１の一致
信号ＤＳ00、セット入力端子に第２の一致信号ＤＳ11が
それぞれ入力される。第１ＳＲ素子１１は、リセット入
力端子にＨレベルからＬレベルに立ち下がる第１の一致
信号ＤＳ00が入力されるとリセット状態となり、出力端
子から内容が「０」の出力信号Ｄ１evenを出力する。第
１ＳＲ素子１１は、セット入力端子にＨレベルからＬレ
ベルに立ち下がる第２の一致信号ＤＳ11が入力されると
セット状態となり、出力端子から内容が「１」の出力信
号Ｄ１evenを出力する。

【００４５】第２ＳＲ素子１２は、セット入力端子とリ
セット入力端子を備え、リセット入力端子に第１の不一
致信号ＤＳ01、セット入力端子に第２の不一致信号ＤＳ
10がそれぞれ入力される。第２ＳＲ素子１２は、リセッ
ト入力端子にＨレベルからＬレベルに立ち下がる第２の
不一致信号ＤＳ01が入力されるとリセット状態となり、
出力端子から内容が「０」の出力信号Ｄ１odd を出力す
る。第２ＳＲ素子１１は、セット入力端子にＨレベルか
らＬレベルに立ち下がる第２の不一致信号ＤＳ10が入力
されるとセット状態となり、出力端子から内容が「１」
の出力信号Ｄ１odd を出力する。

【００４６】次に上記のように構成したデータ読み取り
装置の作用について説明する。図2 に示すように、時刻
ｔ０以後、データ線Ｌ１から出力される「１」、
「０」、「０」、「１」、「１」という内容の転送デー
タＤ１が一定周期毎にシリアル転送されるものとする。
従って、転送データＤ１とストローブ信号ＳＢとの両内
容が交互に一致と不一致が繰り返されるために、ストロ
ーブ信号ＳＢは、「１」、「１」、「０」、「０」、
「１」の内容となる。

【００４７】時刻ｔ０において、転送データＤ１におけ
る先の内容が「１」で続いて「１」になると、ストロー
ブ信号ＳＢの内容は「０」から「１」となる。デコーダ
１０は、ＨレベルからＬレベルに立ち下がる第２の一致
信号ＤＳ11とＬレベルからＨレベルに立ち上がる第２の
不一致信号ＤＳ10を出力する。又、デコーダ１０は、Ｈ
レベルのままの第１の一致信号ＤＳ00及び第１の不一致
信号ＤＳ01を出力する。

【００４８】この第２の一致信号ＤＳ11の立ち下がりに
応答して、第１ＳＲ素子１１はセット状態となり「１」
の内容の出力信号Ｄ１evenを出力する。即ち、時刻ｔ０
の「１」の転送データＤ１は、第１ＳＲ素子１１から
「１」の出力信号Ｄ１evenとして読み取られ出力され
る。

【００４９】時刻ｔ１において、転送データＤ１の内容
が「１」から「０」になると、ストローブ信号ＳＢの内
容は「１」のままである。デコーダ１０は、Ｈレベルか
らＬレベルに立ち下がる第１の不一致信号ＤＳ01とＬレ
ベルからＨレベルに立ち上がる第２の一致信号ＤＳ11を
出力する。又、デコーダ10は、Ｈレベルのままの第１の
一致信号ＤＳ00及び第２の不一致信号ＤＳ10を出力す
る。

【００５０】この第１の不一致信号ＤＳ01の立ち下がり
に応答して、第２ＳＲ素子１２はリセット状態となり
「０」の内容の出力信号Ｄ１odd を出力する。即ち、時
刻ｔ１の「０」の転送データＤ１は、第２ＳＲ素子１２
から「０」の出力信号Ｄ１oddとして読み取られ出力さ
れる。

【００５１】時刻ｔ２において、転送データＤ１の内容
が先と同じ「０」にであると、ストローブ信号ＳＢの内
容は「１」から「０」となる。デコーダ１０は、Ｈレベ
ルからＬレベルに立ち下がる第１の一致信号ＤＳ00とＬ
レベルからＨレベルに立ち上がる第１の不一致信号ＤＳ
01を出力する。又、デコーダ１０は、Ｈレベルのままの
第２の一致信号ＤＳ11及び第２の不一致信号ＤＳ10を出
力する。

【００５２】この第１の一致信号ＤＳ00の立ち下がりに
応答して、第１ＳＲ素子１１はリセット状態となり
「０」の内容の出力信号Ｄ１evenを出力する。即ち、時
刻ｔ２の「０」の転送データＤ１は、第１ＳＲ素子１１
から「０」の出力信号Ｄ１evenとして読み取られ出力さ
れる。

【００５３】時刻ｔ３において、転送データＤ１の内容
が「０」から「１」になると、ストローブ信号ＳＢの内
容は同じ「１」のままである。デコーダ１０は、Ｈレベ
ルからＬレベルに立ち下がる第２の不一致信号ＤＳ10と
ＬレベルからＨレベルに立ち上がる第１の一致信号ＤＳ
00を出力する。又、デコーダ１０は、Ｈレベルのままの
第２の一致信号ＤＳ11及び第１の不一致信号ＤＳ01を出
力する。

【００５４】この第２の不一致信号ＤＳ10の立ち下がり
に応答して、第２ＳＲ素子１２はセット状態となり
「１」の内容の出力信号Ｄ１odd を出力する。即ち、時
刻ｔ３の「１」の転送データＤ１は、第２ＳＲ素子１２
から「１」の出力信号Ｄ１odd として読み取られ出力さ
れる。

【００５５】以後、同様に転送データＤ１は、第１ＳＲ
素子１１と第２ＳＲ素子１２から交互に出力信号Ｄ１ev
en，Ｄ１odd として出力される。以上、詳述したよう
に、本実施形態では、交互に一致・不一致が繰り返され
る状態となるように出力される転送データＤ１とストロ
ーブ信号ＳＢをデコーダ１０にて第１ＳＲ素子１１と第
２ＳＲ素子１２を交互に動作させるとともに、その転送
データＤ１とストローブ信号ＳＢの内容に基づいてセッ
ト又はリセットさせるようにして、転送データＤ１を第
１及び第２ＳＲ素子１１，１２から出力信号Ｄ１even，
Ｄ１odd として出力するようにした。

【００５６】即ち、転送データＤ１又はストローブ信号
ＳＢが反転する毎に、第１ＳＲ素子１１と第２ＳＲ素子
１２のいずれか一方がセット又はリセットするだけの構
成で出力信号Ｄ１even，Ｄ１odd が出力されるようにし
た。従って、本実施形態のデータ取り込み回路では、従
来のように転送データＤ１とストローブ信号ＳＢとでク
ロックＣＬを生成してそのクロックＣＬに基づいて自身
の転送データＤ１を読み出すといった方式と相違して、
セットアップ時間やホールドアップ時間といった時間を
確保するための回路設計が不要となる。その結果、セッ
トアップ時間やホールドアップ時間といった時間を考慮
する必要がないことから、転送データＤ１の転送速度が
更に高速化しても容易に対応することができる。

【００５７】（第二実施形態）図３は、ＩＥＥＥ１３９
４に準拠したシステム構成を示す。パソコン２１、周辺
機器としてのデジタルＶＴＲ２２及び周辺機器としての
カラーページプリンタ２３は、ＩＥＥＥ１３９４に準拠
したバス２４を介して互いに接続されている。

【００５８】図４は、パソコン２１に設けたＩＥＥＥ１
３９４に準拠したシステム構成を説明するためのブロッ
ク回路を示す。パソコン２１は、ＩＥＥＥ１３９４用プ
ロトコルコントローラ（ＩＰＣ）２６、マイクロプロセ
ッサユニット（ＭＰＵ）２７、及び、ＤＭＡ（Direct M
emory Access）コントローラ（ＤＭＡＣ）２８を備えて
いる。ＩＰＣ２６，ＭＰＵ２７及びＤＭＡＣ２８は、そ
れぞれ1 チップの半導体集積回路装置（ＬＳＩ）にて形
成されている。

【００５９】ＩＰＣ２６は、ＭＰＵ２７及びＤＭＡＣ２
８との間でデータの授受を行う。ＩＰＣ２６は、バス２
４を介して前記デジタルＶＴＲ２２及びカラーページプ
リンタ２３に備えられたＩＥＥＥ１３９４用プロトコル
コントローラ（ＩＰＣ）と接続されている。

【００６０】ＩＰＣ２６は、プロトコル制御回路部３
１、送信用転送データ格納メモリ回路３２、受信用転送
データ格納メモリ回路３３、第１の入出力インタフェー
ス３４、及び、第２の入出力インタフェース３５を備え
ている。

【００６１】第１の入出力インタフェース３４は、バス
２４を介してデジタルＶＴＲ２２に接続され、プロトコ
ル制御回路部３１とデジタルＶＴＲ２２のＩＰＣとの間
で転送データＤ１及びストローブ信号ＳＢのやり取りを
行う。第２の入出力インタフェース３５は、バス２４を
介してカラーページプリンタ２３に接続され、プロトコ
ル制御回路部３１とページプリンタ２３のＩＰＣとの間
で転送データＤ１及びストローブ信号ＳＢのやり取りを
行う。

【００６２】この転送データＤ１のやり取りは、前記実
施形態と同様にストローブ信号ＳＢと協同してＤＳリン
ク方式でデータ転送が行われる。即ち、一定周期で新た
な転送データＤ１が転送される毎に、その時の転送デー
タＤ１とストローブ信号ＳＢの両内容との間でその両内
容が交互に一致と不一致が続くように、転送データＤ１
とストローブ信号ＳＢのいずれか一方が反転する。

【００６３】送信用転送データ格納メモリ回路３２は、
前記ＤＭＡＣ２８に接続されている。送信用転送データ
格納メモリ回路３２はそのＤＭＡＣ２８から出力される
送信のための転送データＤ１を入力し一時保持する。送
信用転送データ格納メモリ回路３２はプロトコル制御回
路部３１に接続されている。そして、送信用転送データ
格納メモリ回路３２は、一時保持している転送データＤ
１をプロトコル制御回路部３１に出力する。

【００６４】受信用転送データ格納メモリ回路３３は、
前記プロトコル制御回路部３１に接続されている。受信
用転送データ格納メモリ回路３３はその制御回路部３１
から出力される受信のための転送データＤ１を入力し一
時保持する。受信用転送データ格納メモリ回路３３はＤ
ＭＡＣ２８に接続されている。そして、受信用転送デー
タ格納メモリ回路３３は、一時保持している転送データ
Ｄ１をＤＭＡＣ２８に出力する。

【００６５】プロトコル制御回路部３１は、第１及び第
２の入出力インタフェース３４，３５と接続されてい
る。プロトコル制御回路部３１は、第１の入出力インタ
フェース３４及びバス２４を介して前記デジタルＶＴＲ
２２のプロトコル制御回路部との間で転送データＤ１及
びストローブ信号ＳＢのやり取りを行うとともに、その
入力した転送データＤ１及びストローブ信号ＳＢを第２
の入出力インタフェース３５及びバス２４を介してカラ
ーページプリンタ２３に出力する。

【００６６】又、プロトコル制御回路部３１は、第２の
入出力インタフェース３５及びバス２４を介して前記カ
ラーページプリンタ２３のプロトコル制御回路部との間
で転送データＤ１及びストローブ信号ＳＢのやり取りを
行うとともに、その入力した転送データＤ１及びストロ
ーブ信号ＳＢを第１の入出力インタフェース３４及びバ
ス２４を介してデジタルＶＴＲ２２に出力する。

【００６７】プロトコル制御回路部３１は、ＭＰＵ２７
との間で制御データの授受を行い、第１又は第２の入出
力インタフェース３４，３５から入力した転送データＤ
１が自装置（パソコン２１）のために転送された転送デ
ータかどうかを解析する。そして、自装置のための転送
データＤ１であると解析すると、プロトコル制御回路部
３１はＭＰＵ２７からの制御データに基づいて受信した
転送データＤ１を受信用転送データ格納メモリ回路３３
を介してＤＭＡＣ２８に転送させる。

【００６８】又、プロトコル制御回路部３１は、ＭＰＵ
２７からの制御データに基づいて送信信用転送データ格
納メモリ回路３２に記憶されているＤＭＡＣ２８から出
力される送信のための転送データＤ１を入力する。そし
て、プロトコル制御回路部３１は、ヘッダを付加して第
１及び第２入出力インタフェース３４，３５に出力す
る。

【００６９】次に、プロトコル制御回路部３１内に構成
されたデータ取り込み回路３６について説明する。デー
タ取り込み回路３６は、第１又は第２の入出力インタフ
ェース３４，３５を介して入力したデジタルＶＴＲ２２
及びカラーページプリンタ２３からの一定周期毎にシリ
アル転送されてくる新たな転送データＤ１をストローブ
信号ＳＢを利用してその新たな転送データＤ１を取り込
み回路である。

【００７０】図５は、そのデータ取り込み回路３６を示
すブロック回路図である。データ取り込み回路３６は、
デコーダ４０、第１セット・リセット回路部（以下、第
１ＳＲ回路部という）４１、第２セット・リセット回路
部（以下、第２ＳＲ回路部という）４２及び内部クロッ
ク同期回路４３とを備えている。デコーダ４０は、ＤＳ
リンク方式でデジタルＶＴＲ２２及びカラーページプリ
ンタ２３から出力されてくる転送データＤ１及びストロ
ーブ信号ＳＢをそれぞれデータ線Ｌ１１及びストローブ
線Ｌ１２を介して入力する。デコーダ４０は、転送デー
タＤ１とストローブ信号ＳＢの内容に基づいて以下のよ
うな、Ｌレベル又はＨレベルの第１の一致信号ＤＳ00、
第２の一致信号ＤＳ11、第１の不一致信ＤＳ01、第２の
不一致信号ＤＳ10を出力する。 （Ａ）転送データＤ１の内容が「０」とストローブ信号
ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＬレベ
ル。

【００７１】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＨレベル。 （Ｂ）転送データＤ１の内容が「０」とストローブ信号
ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００７２】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＬレベル。第２の不一致信号ＤＳ10
はＨレベル。 （Ｃ）転送データＤ１の内容が「１」とストローブ信号
ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００７３】第２の一致信号ＤＳ11はＨレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＬレベル。 （Ｄ）転送データＤ１の内容が「１」とストローブ信号
ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベ
ル。

【００７４】第２の一致信号ＤＳ11はＬレベル。第１の
不一致信号ＤＳ01はＨレベル。第２の不一致信号ＤＳ10
はＨレベル。

【００７５】デコーダ４０は、第１の一致信号ＤＳ00及
び第２の一致信号ＤＳ11を第１ＳＲ回路部４１に出力す
る。又、デコーダ４０は、第１の不一致信号ＤＳ01及び
第２の不一致信号ＤＳ10を第２ＳＲ回路部４２に出力す
る。

【００７６】第１ＳＲ回路部４１は、メモリ回路４１
ａ、第１ライトポインタ４１ｂ及び第１リードポインタ
４１ｃを備えている。メモリ回路４１ａは、読み出し及
び書き替え可能なメモリ回路であって、４個の第１素子
としての第１〜第４セット・リセット素子（以下、第１
〜第４ＳＲ素子という）４１a1〜４１a4にて構成されて
いる。そして、第１〜第４ＳＲ素子４１a1〜４１a4は、
それぞれセット入力端子には第２の一致信号ＤＳ11が入
力され、リセット入力端子には第１の一致信号ＤＳ00が
入力されるようになっている。第１〜第４ＳＲ素子４１
a1〜４１a4は、そのセット端子にＬレベルの第２の一致
信号ＤＳ11が入力されるとセットされ出力端子が「１」
の値となる。又、第１〜第４ＳＲ素子４１a1〜４１a4
は、そのリセット入力端子にＬレベルの第１の一致信号
ＤＳ00が入力されるとリセットされ出力端子が「０」の
値となる。

【００７７】第１ライトポインタ４１ｂは書き込みのた
めのアドレスカウンタであって、該ポインタ４１ｂが示
す値が第１〜第４ＳＲ素子４１a1〜４１a4の中から１つ
を指定するためのアドレスとなる。指定された素子は、
Ｌレベルの第１又は第２の一致信号ＤＳ00，ＤＳ11が入
力される。第１ライトポインタ４１ｂは「０」から
「３」の値がカウントできるポインタである。第１ライ
トポインタ４１ｂはＬレベルの第１又は第２の一致信号
ＤＳ00，ＤＳ11がＨレベルに立ち上がる毎に「１」づつ
インクリメントされ、内容が「３」の時に新たなＬレベ
ルの第１又は第２の一致信号ＤＳ00，ＤＳ11がＨレベル
に立ち上がると「０」となり再び「０」からカウントを
始めるようになっている。

【００７８】又、本実施形態では、第１ライトポインタ
４１ｂの値が「０」の時に第１ＳＲ素子４１a1が、値が
「１」の時に第２ＳＲ素子４１a2が、値が「２」の時に
第３ＳＲ素子４１a3が、値が「３」の時に第４ＳＲ素子
４１a4が、それぞれ書き込みのために指定される。

【００７９】第１リードポインタ４１ｃは、読み出しの
ためのアドレスカウンタであって、該ポインタ４１ｃが
示す値が第１〜第４ＳＲ素子４１a1〜４１a4の中から１
つを指定するためのアドレスとなる。指定された素子
は、その出力端子から保持している内容が出力される。
第１リードポインタ４１ｃは「０」から「３」の値がカ
ウントできるポインタである。第１リードポインタ４１
ｃは第１イネーブル信号ＥＮ１が入力されている状態で
内部クロックＣＬＫの立ち上がり信号を入力するたび毎
に「１」づつインクリメントされ、内容が「３」の時に
新たな内部クロックＣＬＫが入力されると「０」となり
再び「０」からカウントを始める。

【００８０】そして、本実施形態では、第１リードポイ
ンタ４１ｃの値が「０」の時に第１ＳＲ素子４１a1が、
値が「１」の時に第２ＳＲ素子４１a2が、値が「２」の
時に第３ＳＲ素子４１a3が、値が「３」の時に第４ＳＲ
素子４１a4が、それぞれ読み出しのために指定される。

【００８１】内部クロックＣＬＫは、本実施形態では、
ＭＰＵ２７のシステムクロック生成回路から出力される
クロック信号である。第２ＳＲ回路部４２は、メモリ回
路４２ａ、第２ライトポインタ４２ｂ及び第２リードポ
インタ４２ｃを備えている。

【００８２】メモリ回路４２ａは、読み出し及び書き替
え可能なメモリ回路であって、４個の第２素子としての
第５〜第８セット・リセット素子（以下、第５〜第８Ｓ
Ｒ素子という）４２a1〜４２a4にて構成されている。そ
して、第５〜第８ＳＲ素子４２a1〜４２a4は、それぞれ
セット入力端子には第２の不一致信号ＤＳ10が入力さ
れ、リセット入力端子には第１の不一致信号ＤＳ01が入
力されるようになっている。第５〜第８ＳＲ素子４２a1
〜４２a4は、そのセット端子にＬレベルの第２の不一致
信号ＤＳ10が入力されるとセット状態になりその出力端
子が「１」の値の値になる。又、第５〜第８ＳＲ素子４
２a1〜４２a4は、そのリセット入力端子にＬレベルの第
１の不一致信号ＤＳ01が入力されると、リセット状態と
なり出力端子が「０」の値となる。

【００８３】第２ライトポインタ４２ｂは書き込みのた
めのアドレスカウンタであって、該ポインタ４２ｂが示
す値が第５〜第８ＳＲ素子４２a1〜４２a4の中から１つ
を指定するためのアドレスとなる。指定された素子は、
Ｌレベルの第１又は第２の不一致信号ＤＳ01，ＤＳ10が
入力される。第２ライトポインタ４２ｂは「０」から
「３」の値がカウントできるポインタである。第２ライ
トポインタ４２ｂはＬレベルの第１又は第２の不一致信
号ＤＳ01，ＤＳ10がＨレベルに立ち上がる毎に「１」づ
つインクリメントされ、内容が「３」の時に新たなＬレ
ベルの第１又は第２の不一致信号ＤＳ01，ＤＳ10がＨレ
ベルに立ち上がると「０」となり再び「０」からカウン
トを始めるようになっている。

【００８４】又、本実施形態では、第２ライトポインタ
４２ｂの値が「０」の時に第５ＳＲ素子４２a1が、値が
「１」の時に第６ＳＲ素子４２a2が、値が「２」の時に
第７ＳＲ素子４２a3が、値が「３」の時に第８ＳＲ素子
４２a4が、それぞれ書き込みのために指定される。

【００８５】第２リードポインタ４２ｃは、読み出しの
ためのアドレスカウンタであって、該ポインタ４２ｃが
示す値が第５〜第８ＳＲ素子４２a1〜４２a4の中から１
つを指定するためのアドレスとなる。指定された素子
は、その出力端子から保持している内容が出力される。
第２リードポインタ４２ｃは「０」から「３」の値がカ
ウントできるポインタである。第２リードポインタ４２
ｃは第２イネーブル信号ＥＮ２が入力されている状態で
内部クロックＣＬＫの立ち上がり信号を入力するたび毎
に「１」づつインクリメントされ、内容が「３」の時に
新たな内部クロックＣＬＫが入力されると「０」となり
再び「０」からカウントを始める。

【００８６】そして、本実施形態では、第２リードポイ
ンタ４２ｃの値が「０」の時に第５ＳＲ素子４２a1が、
値が「１」の時に第６ＳＲ素子４２a2が、値が「２」の
時に第７ＳＲ素子４２a3が、値が「３」の時に第８ＳＲ
素子４２a4が、それぞれ読み出しのために指定される。

【００８７】内部クロック同期回路４３は、第１ＳＲ回
路部４１の第１ライトポインタ４１ｂ及び第１リードポ
インタ４１ｃの内容を入力する。内部クロック同期回路
４３は、両内容に基づいてメモリ回路４１ａのフル状態
／エンプティ状態を把握してメモリ回路４１ａの第１〜
第４ＳＲ素子４１a1〜４１a4の出力端子の値の読み出し
を制御する。そして、メモリ回路４１ａの第１〜第４Ｓ
Ｒ素子４１a1〜４１a4の各出力端子からの出力信号Ｄ１
evenの読み出しは、第１リードポインタ４１ｃへの第１
イネーブル信号ＥＮ１が出力されている時に行われる。

【００８８】このようにメモリ回路４１ａは第１ライト
ポインタ４１ｂ及び第１リードポインタ４１ｃの内容に
基づいてその書き込み及び読み出しが１アドレスごとに
シフトされることからＦＩＦＯ（First In First Out）
形式のメモリとなる。

【００８９】又、内部クロック同期回路４３は、第２Ｓ
Ｒ回路部４２の第２ライトポインタ４２ｂ及び第２リー
ドポインタ４２ｃの内容を入力する。内部クロック同期
回路４３は、両内容に基づいてメモリ回路４２ａのフル
状態／エンプティ状態を把握してメモリ回路４２ａの第
５〜第８ＳＲ素子４２a1〜４２a4の出力端子の値の読み
出しを制御する。そして、メモリ回路４２ａの第５〜第
８ＳＲ素子４２a1〜４２a4の各出力端子からの出力信号
Ｄ１odd の読み出しは第２リードポインタ４２ｃへの第
２イネーブル信号ＥＮ２が出力されている時に行われ
る。

【００９０】このようにメモリ回路４２ａは第２ライト
ポインタ４２ｂ及び第２リードポインタ４２ｃの内容に
基づいてその書き込み及び読み出しが１アドレスごとに
シフトされることからＦＩＦＯ（First In First Out）
形式のメモリとなる。

【００９１】そして、内部クロック同期回路４３は、内
部クロックＣＬＫに同期して第１及び第２ＳＲ回路部４
１，４２から出力信号Ｄ１even，Ｄ１odd を入力し、交
互にプロトコル制御回路部３１の内部回路に出力する。

【００９２】次に上記のように構成したデータ取り込み
回路３６の作用について説明する。今、説明の便宜上、
図６に示すように各時刻ｔ０〜ｔ８において転送データ
Ｄ１及びストローブ信号ＳＢのレベルがそれぞれ変化し
てデータ取り込み回路３６に入力される場合に従って説
明する。

【００９３】図６から明らかなように、デコーダ４０
は、時刻ｔ０でＬレベルの第１の一致信号ＤＳ00、 時刻ｔ１でＬレベルの第１の不一致信号ＤＳ01、時刻ｔ
２でＬレベルの第２の一致信号ＤＳ11、時刻ｔ３でＬレ
ベルの第２の不一致信号ＤＳ10、時刻ｔ４でＬレベルの
第１の一致信号ＤＳ00、 時刻ｔ５でＬレベルの第２の不一致信号ＤＳ10、時刻ｔ
６でＬレベルの第１の一致信号ＤＳ00、時刻ｔ７でＬレ
ベルの第２の不一致信号ＤＳ10、時刻ｔ８でＬレベルの
第２の一致信号ＤＳ11、を出力する。

【００９４】又、時刻ｔ０においては各ライトポインタ
４１ｂ，４２ｂの内容は「０」となっている。時刻ｔ０
において、デコーダ４０はＬレベルに立ち下がる第１の
一致信号ＤＳ00を第１ＳＲ回路部４１に出力する。この
時、第１ライトポインタ４１ｂの内容は「０」なので、
第１ＳＲ素子４１a1のリセット入力端子に該第１の一致
信号ＤＳ00が入力される。従って、第１ＳＲ素子４１a1
はリセットし出力端子が「０」の値となる。

【００９５】時刻ｔ１において、デコーダ４０はＬレベ
ルに立ち下がる第１の不一致信号ＤＳ01を第２ＳＲ回路
部４２に出力する。この時、第２ライトポインタ４２ｂ
の内容は「０」なので、第５ＳＲ素子４２a1のリセット
入力端子に該第１の不一致信号ＤＳ01が入力される。従
って、第５ＳＲ素子４２a1はリセットし出力端子が
「０」の値となる。

【００９６】尚、このＬレベルに立ち下がる第１の不一
致信号ＤＳ01が出力されると、前記Ｌレベルの第１の一
致信号ＤＳ00がＨレベルに立ち上がり、第１ライトポイ
ンタ４１ｂは、１インクリメントして「１」となる。

【００９７】時刻ｔ２において、デコーダ４０はＬレベ
ルに立ち下がる第２の一致信号ＤＳ11を第１ＳＲ回路部
４１に出力する。この時、第１ライトポインタ４１ｂの
内容は「１」なので、第２ＳＲ素子４１a2のセット入力
端子に該第２の一致信号ＤＳ11が入力される。従って、
第２ＳＲ素子４１a2はセットし出力端子が「１」の値と
なる。

【００９８】尚、このＬレベルに立ち下がる第２の一致
信号ＤＳ11が出力されると、前記Ｌレベルの第１の不一
致信号ＤＳ01がＨレベルに立ち上がり、第２ライトポイ
ンタ４２ｂは、１インクリメントして「１」となる。

【００９９】時刻ｔ３において、デコーダ４０はＬレベ
ルに立ち下がる第２の不一致信号ＤＳ10を第２ＳＲ回路
部４２に出力する。この時、第２ライトポインタ４２ｂ
の内容は「１」なので、第６ＳＲ素子４２a2のセット入
力端子に該第２の不一致信号ＤＳ10が入力される。従っ
て、第６ＳＲ素子４２a2はセットし出力端子が「１」の
値となる。

【０１００】尚、このＬレベルに立ち下がる第２の不一
致信号ＤＳ10が出力されると、前記Ｌレベルの第２の一
致信号ＤＳ11がＨレベルに立ち上がり、第１ライトポイ
ンタ４１ｂは、１インクリメントして「２」となる。

【０１０１】時刻ｔ４において、デコーダ４０はＬレベ
ルに立ち下がる第１の一致信号ＤＳ00を第１ＳＲ回路部
４１に出力される。この時、第１ライトポインタ４１ｂ
の内容は「２」なので、第３ＳＲ素子４１a3のリセット
入力端子に該第１の一致信号ＤＳ00が入力される。従っ
て、第３ＳＲ素子４１a3はリセットし出力端子が「０」
の値となる。

【０１０２】尚、このＬレベルに立ち下がる第１の一致
信号ＤＳ00が出力されると、前記Ｌレベルの第２の不一
致信号ＤＳ10がＨレベルに立ち上がり、第２ライトポイ
ンタ４２ｂは、１インクリメントして「２」となる。

【０１０３】以後、同様に、デコーダ４０から交互にＬ
レベルの一致信号ＤＳ00，ＤＳ11と不一致信号ＤＳ01，
ＤＳ10が生成されて対応する第１又は第２ＳＲ回路部４
１，４２に出力される。そして、それぞれの第１，第２
ライトポインタ４１ｂ，４２ｂの内容に従ったＳＲ素子
に書き込む、即ち、セット・リセット動作をさせること
によりその時刻の転送データＤ１の内容がその選択され
たＳＲ素子に保持される。

【０１０４】上記のように、第１及び第２ＳＲ回路部４
１，４２の各ＳＲ素子に順次振り分けられた各時刻の転
送データＤ１は、内部クロックＣＬＫ及び内部クロック
同期回路４３からの第１及び第２イネーブル信号ＥＮ
１，ＥＮ２に基づいて読み出される。

【０１０５】今、時刻ｔ０において、第１及び第２ＳＲ
回路部４１，４２の各リードポインタ４１ｃ，４２ｃの
内容は「０」とし、時刻ｔ３までは内部クロック同期回
路４３は、第１及び第２イネーブル信号ＥＮ１，ＥＮ２
のリードポインタ４１ｃ，４２ｃへの供給を停止してい
る。従って、各リードポインタ４１ｃ，４２ｃの内部ク
ロックＣＬＫの立ち上がりに基づくインクリメントは行
われない。

【０１０６】その結果、時刻ｔ０において、第１リード
ポインタ４１ｃの「０」の値に基づいて前記Ｌレベルに
立ち下がる第１の一致信号ＤＳ00に応答してリセットさ
れた第１ＳＲ素子４１a1が指定される。この指定された
第１ＳＲ素子４１a1の出力端子が示す「０」の値は出力
信号Ｄ１evenとして内部クロック同期回路４３に出力さ
れる。そして、この第１ＳＲ素子４１a1の出力端子が示
す「０」の値の出力信号Ｄ１evenは、図６に示すよう
に、第１リードポインタ４１ｃの値が「１」となる時刻
ｔ３まで続くことになる。

【０１０７】時刻ｔ１において、第２リードポインタ４
２ｃの「０」の内容に基づいて前記Ｌレベルに立ち下が
る第１の不一致信号ＤＳ01に応答してリセットされた第
５ＳＲ素子４２a1が指定される。この指定された第５Ｓ
Ｒ素子４２a1の出力端子が示す「０」の値は出力信号Ｄ
１odd として内部クロック同期回路４３に出力される。

【０１０８】やがて、時刻ｔ３が経過した時に第１イネ
ーブル信号ＥＮ１が第１リードポインタ４１ｃに出力さ
れる。そして、時刻ｔ３経過後最初の内部クロックＣＬ
Ｋの立ち上がりに応答して第１リードポインタ４１ｃは
インクリメントされて「１」の内容になる。

【０１０９】第１リードポインタ４１ｃの内容が「１」
となると、先の時刻ｔ２において、Ｌレベルに立ち下が
った第２の一致信号ＤＳ11に応答してセットされた第２
ＳＲ素子４１a2が指定される。この指定された第２ＳＲ
素子４１a2の出力端子が示す「１」の値は出力信号Ｄ１
evenとして内部クロック同期回路４３に出力される。

【０１１０】尚、内部クロック同期回路４３は、第１リ
ードポインタ４１ｃがインクリメントされて「１」の内
容とした後は、第１イネーブル信号ＥＮ１を一旦消失さ
せる。第１イネーブル信号ＥＮ１は、次の内部クロック
ＣＬＫがＬレベルに立ち下がった後に再び出力され、以
後同様な周期で発生と消失を繰り返すように内部クロッ
ク同期回路４３にて制御されている。

【０１１１】やがて、時刻ｔ４が経過した時に第２イネ
ーブル信号ＥＮ２が第２リードポインタ４２ｃに出力さ
れる。そして、時刻ｔ４経過後最初の内部クロックＣＬ
Ｋの立ち上がりに応答して第２リードポインタ４２ｃは
インクリメントされて「１」の内容になる。

【０１１２】第２リードポインタ４２ｃの内容が「１」
となると、先の時刻ｔ３において、Ｌレベルに立ち下が
った第２の不一致信号ＤＳ10に応答してセットされた第
６ＳＲ素子４２a2が指定される。この指定された第６Ｓ
Ｒ素子４２a2の出力端子が示す「１」の値は出力信号Ｄ
１odd として内部クロック同期回路４３に出力される。

【０１１３】尚、内部クロック同期回路４３は、第２リ
ードポインタ４２ｃがインクリメントされて「１」の内
容とした後は、第２イネーブル信号ＥＮ２を一旦消失さ
せる。第２イネーブル信号ＥＮ２は、次の内部クロック
ＣＬＫがＬレベルに立ち下がった後に再び出力され、以
後同様な周期で発生と消失を繰り返すように内部クロッ
ク同期回路４３にて制御されている。

【０１１４】従って、第１リードポインタ４１ｃと第２
リードポインタ４２ｃは、内部クロックＣＬＫに対して
交互にインクリメントされて、両ポインタ４１ｃ，４２
ｃにより新たに順次指定されるＳＲ素子の内容は、第１
又は第２ＳＲ回路部４１，４２から交互に出力信号Ｄ１
even，Ｄ１odd として内部クロック同期回路４３に交互
に出力される。

【０１１５】そして、各時刻毎の転送データＤ１は、内
部クロック同期回路４３に出力信号Ｄ１even，Ｄ１odd
として入力され内部クロックＣＬＫに同期してプロトコ
ル制御回路部３１の内部回路に出力される。

【０１１６】以上、詳述したように、本実施形態では、
ＤＳリンク方式で出力される転送データＤ１とストロー
ブ信号ＳＢの内容に基づいてデコーダ４０にて、Ｌレベ
ルの第１，第２の一致信号ＤＳ00，ＤＳ11と第１，第２
の不一致信号ＤＳ01，ＤＳ10を生成する。そして、そし
て、生成した第１及び第２の一致信号ＤＳ00，ＤＳ11と
第１及び第２の不一致信号ＤＳ01，ＤＳ10は対応する第
１ＳＲ回路部４１と第２ＳＲ回路部４２に交互に出力さ
れ、該第１及び第２ＳＲ回路部４１，４２を介して各時
刻毎の転送データＤ１の内容を出力信号Ｄ１even，Ｄ１
odd として出力するようにした。

【０１１７】従って、従来のように転送データＤ１とス
トローブ信号ＳＢとでクロックＣＬを生成してそのクロ
ックＣＬに基づいて各時刻毎の転送データＤ１を読み出
すといった方式と相違して、セットアップ時間やホール
ドアップ時間といった時間を確保するための回路構成が
ないため、転送データＤ１の転送速度が高速化しても容
易に対応することができるとともに、高速化に対応した
回路設計変更も容易で低コスト化を図ることができる。
又、プロトコルコントローラ（ＩＰＣ）２６全体からみ
ても、高速化に対応するとともにコスト低減を図ること
ができる。

【０１１８】又、本実施形態では、メモリ回路４１ａ，
４２ａを形成し、第１及び第２ライトポインタ４１ｂ，
４２ｂの内容に基づいて各時刻毎の転送データＤ１を保
持させるＳＲ素子を指定するとともに、第１及び第２リ
ードポインタ４１ｃ，４２ｃの内容に基づいて各時刻毎
の転送データＤ１を保持した複数のＳＲ素子から読み出
すＳＲ素子を指定するようにした。従って、デジタルＶ
ＴＲ２２及びカラーページプリンタ２３とパソコン２１
との間で処理速度の差があっても吸収することができ
る。

【０１１９】しかも、第１ライトポインタ４１ｂ（第２
ライトポインタ４２ｂ）はデコーダ４０の判別動作、即
ち、第１及び第２の一致信号ＤＳ00，ＤＳ11（第１及び
第２の不一致信号ＤＳ01，ＤＳ10）のＬレベルからＨレ
ベルへの立ち上がりに同期してインクリメントするよう
にしたので、同期がとれて確実なセット又はリセット動
作が行われる。

【０１２０】一方、第１リードポインタ４１ｃ（第２リ
ードポインタ４２ｃ）は内部クロックＣＬＫと第１イネ
ーブル信号ＥＮ１（第２イネーブル信号ＥＮ２）に基づ
いて、即ち、各素子の読み出し回数に同期してインクリ
メントするようにしたので、同期がとれて確実にＳＲ素
子のセット又はリセット状態の読み取りが行われる。

【０１２１】尚、発明の実施の形態は、上記各実施形態
に限定されるものではなく以下のように実施してもよ
い。図７に示すように、第二実施形態で説明した図５に
示すデータ取り込み回路３６を２個設け、第１及び第２
データ取り込み回路４６，４７とする。又、転送データ
Ｄ１とストローブ信号ＳＢを入力するセレクタ４５を設
ける。そして、セレクタ４５は、例えば、図６におい
て、時刻ｔ０，ｔ１，ｔ４，ｔ５，…、の転送データＤ
１とストローブ信号ＳＢを第１データ取り込み回路４６
に振り分け、時刻ｔ２，ｔ３，ｔ６，ｔ７…の転送デー
タＤ１とストローブ信号ＳＢを第２データ取り込み回路
４７に振り分けるようにする。これによって、順次出力
されてくる転送データＤ１とストローブ信号ＳＢが２個
のデータ取り込み回路４６，４７で分担することにな
り、転送データの更なる高速転送にも対応することがで
きる。勿論、データ取り込み回路３６の数をさらに増加
させて実施してもよいとともに、第一実施形態で説明し
た図１に示すデータ取り込み回路を複数個使用して実施
してもよい。

【０１２２】上記第二実施形態では、ＩＥＥＥ１３９４
に準拠したシステムにおけるプロトコルコントローラ２
６に内蔵されたプロトコル制御回路部３１に具体化した
が、ＤＳリンク方式の転送データを取り込むものである
ならばどんなものでもよい。

【０１２３】データ取り込み回路３６のみを１チップの
半導体集積回路装置として実施してもよい。上記第二実
施形態のデータ取り込み回路３６において、メモリ回路
４１ａ，４２ａのＳＲ素子の数はそれぞれ４個であった
が、これを１００個、１０００個といったように適宜変
更して実施してもよい。

【０１２４】上記実施形態において、第１素子及び第２
素子として各セット・リセット素子１１，１２，４１a1
〜４１a4，４２a1〜４２a4は、第１及び第２一致信号又
は第１及び第２の不一致信号に基づいてセット又はリセ
ット動作する素子であればよく、例えば回路構成が比較
的簡単なＲＳフリップフロップで実施してもよい。この
時、出力信号Ｄ１even，Ｄ１odd をセット側出力端子か
ら取り出すことにより、転送データＤ１の内容と同じ極
性にすることができる。

【０１２５】上記第二実施形態の内部クロック同期回路
４３において、第１ライトポインタ４１ｂの内容と第１
リードポインタ４１ｃの内容を読みとり、常に第１ライ
トポインタ４１ｂの内容が、第１リードポインタ４１ｃ
の内容より例えば「２」以上先行している時に、第１イ
ネーブル信号ＥＮ１を第１リードポインタ４１ｃに出力
するように構成する。同様に、第２ライトポインタ４２
ｂの内容と第２リードポインタ４１ｃの内容を読みと
り、常に第２ライトポインタ４２ｂの内容が、第２リー
ドポインタ４２ｃの内容より例えば「２」以上先行して
いる時に、第２イネーブル信号ＥＮ２を第２リードポイ
ンタ４２ｃに出力するように構成する。そして、第１イ
ネーブル信号ＥＮ１（第２イネーブル信号ＥＮ２）が出
力されている間、第１リードポインタ４１ｃ（第２リー
ドポインタ４２ｃ）は内部クロックＣＬＫに応答してそ
の内容をインクリメントするようにして実施しても良
い。

【０１２６】

【発明の効果】請求項１の発明によれば、一定周期毎の
転送データの内容を入力し保持するためのセットアップ
時間、ホールドアップ時間等を考慮することなくデータ
の取り込みができ、転送データの転送速度の高速化にも
回路構成の高度な設計変更をすることなく対応すること
ができるとともに、低コストを図るができる。

【０１２７】請求項２の発明によれば、一定周期毎の転
送データの内容を入力し保持するためのセットアップ時
間、ホールドアップ時間等を考慮することなくデータの
取り込みができ、転送データの転送速度の高速化にも回
路構成の高度な設計変更をすることなく対応することが
できるとともに、低コストを図るができる。

【０１２８】請求項３の発明によれば、請求項２の発明
の効果に加えて、複数の第１素子及び第２素子を設けた
ことから、転送データの転送速度と第１素子及び第２素
子から転送データの内容を取り込む速度に差が生じても
吸収することができる。

【０１２９】請求項４の発明によれば、請求項３の発明
の効果に加えて、デコーダの判別結果に同期してそれぞ
れセット又はリセット動作させるための第１素子及び第
２素子を指定することができるとともに、読み出し結果
に同期してそれぞれ状態を読み出すための第１素子及び
第２素子を指定することができる。

【０１３０】請求項５の発明によれば、請求項２乃至４
の発明の効果に加えて、各素子をフリップフロップで構
成したことにより、回路設計がさらに容易となる。請求
項６の発明によれば、このデータ取り込みに際して、一
定周期毎の転送データの内容を入力し保持するためのセ
ットアップ時間、ホールドアップ時間等を考慮すること
なくデータの取り込みができ、転送データの転送速度の
高速化にもコントローラの高度な設計変更をすることな
く対応することができるとともに、コントローラの低コ
スト化を図るができる。

【０１３１】請求項７の発明によれば、データ取り込み
に際して、一定周期毎の転送データの内容を入力し保持
するためのセットアップ時間、ホールドアップ時間等を
考慮することなくデータの取り込みができ、転送データ
の転送速度の高速化にもプロトコル制御回路部の高度な
設計変更をすることなく対応することができるととも
に、低コスト化を図るができる。

【図面の簡単な説明】

【図１】第一実施形態のデータ取り込み回路のブロック
回路図。

【図２】データ取り込み回路の動作を説明するためのタ
イムチャート。

【図３】第二実施形態のＩＥＥＥ１３９４に準拠したバ
スを用いたシステム構成図。

【図４】パソコン内の構成を説明するためのブロック
図。

【図５】プロトコル制御回路部内のデータ取り込み回路
のブロック回路図。

【図６】データ取り込み回路の作用を説明するためのタ
イムチャート。

【図７】その他のデータ取り込み回路のブロック回路
図。

【図８】ＤＳリンク方式のデータ転送を説明するための
説明図。

【図９】従来のデータ取り込み回路のブロック回路図。

【図１０】従来のデータ取り込み回路の動作を示すタイ
ムチャート。

【符号の説明】

１０ デコーダ １１ 第１セット・リセット素子 １２ 第２セット・リセット素子 ２１ パーソナルコンピュータ（パソコン） ２６ ＩＥＥＥプロトコルコントローラ（ＩＰＣ） ２７ マイクロプロセッサユニット（ＭＰＵ） ３１ プロトコル制御回路部 ３６ データ取り込み回路 ４０ デコーダ ４１ 第１セット・リセット回路部 ４１ａ メモリ回路 ４１a1〜４１a4 第１〜第４セット・リセット素子 ４１ｂ 第１ライトポインタ ４１ｃ 第１リードポインタ ４２ 第２セット・リセット回路部 ４２ａ メモリ回路 ４２a1〜４２a4 第５〜第８セット・リセット素子 ４２ｂ 第２ライトポインタ ４２ｃ 第２リードポインタ ４３ 内部クロック同期回路 Ｄ１ 転送データ ＳＢ ストローブ信号 Ｄ１even 出力信号 Ｄ１odd 出力信号 ＤＳ00 第１の一致信号 ＤＳ11 第２の一致信号 ＤＳ01 第１の不一致信号 ＤＳ10 第２の不一致信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一定周期毎にシリアル転送される転送デ
   ータとの間でその内容がその一定周期毎に一致状態と不
   一致状態が交互に発生するストローブ信号を用いて前記
   転送データの一定周期毎の内容を取り込むデータ取り込
   み方法において、 前記転送データとストローブ信号の内容が一致状態のと
   きには、２通りの一致状態の中のいずれの一致状態かに
   基づいてセット又はリセット動作する第１素子を動作さ
   せ、 不一致状態のときには２通りの不一致状態の中のいずれ
   の不一致状態かに基づいてセット又はリセット動作する
   第２素子を動作させ、 その第１素子と第２素子の状態から転送データの一定周
   期毎の内容を取り込むようにしたデータ取り込み方法。
2. 【請求項２】 一定周期毎にシリアル転送される転送デ
   ータとの間でその内容がその一定周期毎に一致状態と不
   一致状態が交互に発生するストローブ信号を用いて前記
   転送データの一定周期毎の内容を取り込むデータ取り込
   み回路において、 前記転送データとストローブ信号を入力し、両内容が一
   致状態か不一致状態を判別するとともに、一致状態のと
   きには２通りの一致状態の中のいずれの一致状態か、不
   一致状態のときには２通りの不一致状態の中のいずれの
   不一致状態かを判別するデコーダと、 前記デコーダが一致状態と判別し、その一致状態が２通
   りの一致状態の中のいずれの一致状態かを判別した時、
   その判別結果に基づいてセット又はリセット動作し、そ
   のセット又はリセット状態がその一致状態の時の転送デ
   ータの内容と対応する第１素子と、 前記デコーダが不一致状態と判別し、その不一致状態が
   ２通りの不一致状態の中のいずれの不一致状態かを判別
   した時、その判別結果に基づいてセット又はリセット動
   作し、そのセット又はリセット状態がその不一致状態の
   時の転送データの内容と対応する第２素子とを備えたデ
   ータ取り込み回路。
3. 【請求項３】 一定周期毎にシリアル転送される転送デ
   ータとの間でその内容がその一定周期毎に一致状態と不
   一致状態が交互に発生するストローブ信号を用いて前記
   転送データの一定周期毎の内容を取り込むデータ取り込
   み回路において、 前記転送データとストローブ信号を入力し、両内容が一
   致状態か不一致状態を判別するとともに、一致状態のと
   きには２通りの一致状態の中のいずれの一致状態か、不
   一致状態のときには２通りの不一致状態の中のいずれの
   不一致状態かを判別するデコーダと、 前記デコーダが一致状態と判別し、その一致状態が２通
   りの一致状態の中のいずれの一致状態かを判別した時、
   その判別結果に基づいてセット又はリセット動作し、そ
   のセット又はリセット状態がその一致状態の時の転送デ
   ータの内容と対応する複数個の第１素子と、 前記デコーダが不一致状態と判別し、その不一致状態が
   ２通りの不一致状態の中のいずれの不一致状態かを判別
   した時、その判別結果に基づいてセット又はリセット動
   作し、そのセット又はリセット状態がその不一致状態の
   時の転送データの内容と対応する複数個の第２素子と前
   記複数個の第１素子の中からセット又はリセット動作さ
   せるための第１素子を指定する第１ライトポインタと、 前記複数個の第２素子の中からセット又はリセット動作
   させるための第２素子を指定する第２ライトポインタ
   と、 前記複数個の第１素子の中からセット又はリセット状態
   を読み出すための第１素子を指定する第１リードポイン
   タと、 前記複数個の第２素子の中からセット又はリセット状態
   を読み出すための第２素子を指定する第２リードポイン
   タとを備えたデータ取り込み回路。
4. 【請求項４】 請求項３に記載のデータ取り込み回路に
   おいて、 前記第１ライトポインタは、前記デコーダが一致状態と
   判別した判別動作回数をカウントし、そのカウント値に
   基づいてセット又はリセット動作させるための第１素子
   が指定されるものであり、 前記第２ライトポインタは、前記デコーダが不一致状態
   と判別した判別動作数をカウントし、そのカウント値に
   基づいてセット又はリセット動作させるための第２素子
   が指定されるものであり、 前記第１リードポインタは、読み出された第１素子の読
   み出し回数をカウントし、そのカウント値に基づいて読
   み出す第１素子が指定されるものであり、 前記第２リードポインタは、読み出された第２素子の読
   み出し回数をカウントし、そのカウント値に基づいて読
   み出す第２素子が指定されるものであるデータ取り込み
   回路。
5. 【請求項５】 請求項２乃至４のいずれか１に記載のデ
   ータ取り込み回路において、前記第１素子及び第２素子
   は、ＲＳフリップフロップであるデータ取り込み回路。
6. 【請求項６】 請求項２乃至５のいずれか１に記載のデ
   ータ取り込み回路を内蔵したＩＥＥＥ１３９４用プロト
   コルコントローラ。
7. 【請求項７】 請求項６に記載のＩＥＥＥ１３９４用プ
   ロトコルコントローラにおいて、 そのプロトコルコントローラには、プロトコル制御回路
   部、送信用転送データ格納メモリ回路、受信用転送デー
   タ格納メモリ回路、及び、複数の入出力インタフェース
   が備えられ、前記プロトコル制御回路部に前記データ取
   り込み回路が形成されているているＩＥＥＥ１３９４用
   プロトコルコントローラ。