CN113472358B - 一种基于准循环生成矩阵的高速并行编码器 - Google Patents

Abstract

本发明公开了一种基于准循环生成矩阵的高速并行编码器，包括：输入顺序转换模块、并行校验计算模块、校验移位输出模块和信息位/校验位选择输出模块。本发明可降低校验比特并行计算的复杂度，同时简化编码器内部的布线互连复杂度。

Description

一种基于准循环生成矩阵的高速并行编码器

技术领域

本发明属于LDPC码编码器技术领域，尤其涉及一种基于准循环生成矩阵的高速并行编码器。

背景技术

现阶段低密度奇偶校验(LDPC)码被广泛应用于各种通信与存储标准。其编码方法主要分为两大类，一是利用校验矩阵的特殊结构，如双对角结构等，直接根据校验矩阵进行编码，它能够利用校验矩阵的稀疏特性简化编码器的实现；二是将校验矩阵变换为具有准循环结构的生成矩阵，再利用生成矩阵进行编码，该方法对校验矩阵的约束更少，容易构造性能优异的码，在空间通信中得到了广泛应用，但由于变换得到的生成矩阵不具有稀疏特性，其编码复杂度比第一类方法更高。

在这类生成矩阵具有准循环结构的LDPC码被提出时，一种与其匹配的移位寄存器级联累加器(SRAA)结构的串行编码器也同时被提出，后来随着效率更高的递归卷积编码器(RCE)的出现，该类LDPC编码器的串行实现架构已经相当高效，但针对高速应用的并行编码器架构仍然具有较高的复杂，图1是一种在串行RCE编码器基础上提出的并行RCE编码器，它在XC5VLX110TFPGA上实现的吞吐量可达3.12Gbps，但该方法存在两个主要问题，一是其查找表与触发器的资源使用量非常不均衡，这将使得FPGA中Slice资源的利用率十分低下；二是由于并行计算导致的高布线复杂度。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种基于准循环生成矩阵的高速并行编码器，可降低校验比特并行计算的复杂度，同时简化编码器内部的布线互连复杂度。

本发明目的通过以下技术方案予以实现：一种基于准循环生成矩阵的高速并行编码器，包括：输入顺序转换模块、并行校验计算模块、校验移位输出模块和信息位/校验位选择输出模块；其中，所述输入顺序转换模块接收m比特并行信息，将m比特并行信息转换为相同位宽的行分块并行数据，将行分块并行数据传输给所述并行校验计算模块；所述输入顺序转换模块将m比特并行信息传输给所述信息位/校验位选择输出模块；所述并行校验计算模块接收行分块并行数据，对行分块并行数据进行并行度为m比特的并行计算得到校验向量，将校验向量传输给所述校验移位输出模块；所述校验移位输出模块接收校验向量，将校验向量以m比特为一个分组移位得到并行校验比特，将并行校验比特传输给所述信息位/校验位选择输出模块；所述信息位/校验位选择输出模块将m比特并行信息和并行校验比特拼接起来得到一个完整的码字输出数据流。

上述基于准循环生成矩阵的高速并行编码器中，m是编码器的处理并行度，m等于LDPC码生成矩阵的行分块数量。

上述基于准循环生成矩阵的高速并行编码器中，行分块并行数据的m比特分别对应生成矩阵的m个行分块。

上述基于准循环生成矩阵的高速并行编码器中，所述输入顺序转换模块包括一块双端口RAM和两个大小为m×m比特的寄存器阵列；其中，按信息序列的原始顺序每次向RAM的写入端口写入m比特并行信息，写入起始地址为0，依次递增，直到地址为m×L-1时结束，其中，m是编码器的处理并行度，L是每个校验矩阵分块信息输入所需的时钟周期数，因此生成矩阵中每个行向量的长度为m×L比特；RAM为双端口输出，其中，端口A是信息位的延迟输出端口，其读出顺序与写入端口顺序一致，当写入端口的最后一个行分块的第一个数据被写入后，端口A开始将数据依次读出；输出端口B完成数据分块顺序的转换，当最后一个行分块的第一个数据被写入后，端口B每m个时钟周期分别从m个不同行分块中读出m个输入信息分组，其中，每个输入信息分组包含m比特信息，RAM读出地址依次为[0,L,2×L,…,(m-1)×L],[1,L+1,2×L+1,…,(m-1)×L+1],…,[L-1,2×L-1,3×L+1,…,m×L-1]，[]表示m个时钟周期的m个读地址，整个码字序列的信息共分为L次读出；每m个时钟周期读出的m×m比特数据被写入到一个大小为m×m比特的寄存器阵列中，寄存器阵列通过行存列取的交织读写，将输出数据转换为m个行分块各输出1比特的形式。

上述基于准循环生成矩阵的高速并行编码器中，一个m×m寄存器阵列用于数据输入，另一个m×m寄存器阵列用于数据输出，每次数据访问完成后相互交换，通过乒乓操作进行不间断的输入数据流顺序转换。

上述基于准循环生成矩阵的高速并行编码器中，m比特并行信息来自不同的生成矩阵行分块，每个比特并行信息根据其对应矩阵行分块的首向量在所计算校验比特的列位置上的0、1取值选择是否连接到该比特的校验和累加电路上，如果取值为1，该比特并行信息参与此列校验位的累加计算，否则不参与。

本发明与现有技术相比具有如下有益效果：

本发明可降低校验比特并行计算的复杂度，同时简化编码器内部的布线互连复杂度。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是现有技术中的一种并行RCE编码器的结构示意图；

图2是本发明实施例提供的基于准循环生成矩阵的高速并行编码器的示意图；

图3是本发明实施例提供的低复杂度输入顺序转换电路的示意图；

图4是本发明实施例提供的m比特并行校验计算电路的示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

图2是本发明实施例提供的高速并行编码器总体结构示意图。如图2所示，该基于准循环生成矩阵的高速并行编码器包括：输入顺序转换模块、并行校验计算模块、校验移位输出模块和信息位/校验位选择输出模块。其中，

信息数据输入编码器后首先进入输入顺序转换模块，该模块包含两路输出，其中A口对输入的m比特并行信息进行延迟输出，输出时延使得A口信息输出完毕时校验移位输出模块的并行校验比特正好开始输出，其中m是编码器的处理并行度，它等于该LDPC码生成矩阵的行分块数量，而B口则将输入的m比特并行信息转换为相同位宽的行分块并行数据，该数据的m比特分别对应生成矩阵的m个行分块；随后，输入顺序转换模块B口的行分块并行数据进入并行校验计算模块，该模块对校验向量进行并行度为m比特的并行计算，当一个码字的所有信息比特输入完毕时，校验向量计算完毕；校验移位输出模块将并行校验计算模块计算得到的校验向量以m比特为一个分组，移位输出到信息位/校验位选择输出模块中；信息位/校验位选择输出模块通过选择输出操作将输入顺序转换模块A口输出的并行信息比特和校验移位输出模块输出的并行校验比特拼接起来，形成一个完整的码字输出数据流。

该输入顺序转换模块的电路由一块双端口RAM和两个大小为m×m比特的寄存器阵列构成，它能够使用很少的硬件资源实现输入信息顺序的转换，具体电路如附图3所示。模块输入端按信息序列的原始顺序每次向RAM的写端口写入m比特信息，写入起始地址为0，依次递增，直到地址为m×L-1时结束，其中m是数据输入的并行度，它等于生成矩阵的行分块数量，L是每个校验矩阵分块信息输入所需的时钟周期数，因此生成矩阵中每个行向量的长度为m×L比特。RAM为双端口输出，其中端口A是信息位的延迟输出端口，其读出顺序与写入端口顺序一致，当写入端的最后一个行分块的第一个数据被写入后，端口A开始将数据依次读出。输出端口B主要完成数据分块顺序的转换，当最后一个行分块的第一个数据被写入后，端口B每m个时钟周期分别从m个不同行分块中读出m个输入信息分组，每个分组包含m比特信息，RAM读出地址依次为[0,L,2×L,…,(m-1)×L],[1,L+1,2×L+1,…,(m-1)×L+1],…,[L-1,2×L-1,3×L+1,…,m×L-1]，[]表示m个时钟周期的m个读地址，整个码字序列的信息共分为L次读出。每m个时钟周期读出的m×m比特数据被写入到一个大小为m×m比特的寄存器阵列中，寄存器阵列通过行存列取的交织读写，将输出数据转换为m个行分块各输出1比特的形式。为了保持数据的连续性，实际需要使用两个这样的m×m寄存器阵列，一个用于数据输入，一个用于数据输出，每次数据访问完成后相互交换，通过乒乓操作进行不间断的输入数据流顺序转换。

如图4所示。在并行校验计算模块对校验向量进行并行度为m比特的并行计算中，该模块输入的m比特信息(S,S,…,S_m-1)来自不同的生成矩阵行分块，每个输入信息比特根据其对应行分块的首向量在所计算校验比特的列位置上的0、1取值选择是否连接到该比特的校验和累加电路上，如果取值为1，该输入信息比特参与此列校验位的累加计算，否则不参与。校验矩阵每个列分块中的m×L个校验比特，与对应列的校验和累加计算结果相加后，每个时钟向右循环移动一位，经过编码器信息输入的m×L个时钟周期，各校验比特p_i刚好完成一次位置循环，校验向量的比特顺序重新恢复，并且整个校验分块向量的计算完毕。由于并行校验计算模块使用分块间多比特并行的计算结构，不同分块具有独立的计算分支，不再需要附图1中的首向量比特产生单元f_i来切换复用不同检验分块的首向量，此时每个检验分块对应的首向量是一个常数向量，这使得计算校验比特的乘加运算得到了极大简化。

下面给出一个基于准循环生成矩阵的高速并行编码器实例，实现的是CCSDS标准的(8176,7154)LDPC码，并行度m为14比特，由于该码的校验矩阵分块大小511只能被7整除，而不能被14整除，因此输入顺序转换电路中位宽为14的RAM使用两个位宽为7的RAM代替，通过对两个位宽为7的数据拼接实现每个行分块的14比特数据访问。表1是本发明的高速并行编码器与现有并行RCE编码器的实现结果对比：

表1本发明的高速并行编码器与高速并行实现结果对比

编码器

LDPC码

LUTs

FFs

36k BRAM

时钟频率(Hz)

吞吐量(bps)

并行RCE

7/8

9.8k

1159

0

200M

3.12G

本发明

7/8

3864

1892

2

280M

3.92G

从表1中可以看到，在硬件平台同样使用Xilinx Virtex5 xc5vlx110t FPGA的情况下，并行RCE编码器所需的查找表(LUTs)资源约为9800个，所需的寄存器(FFs)资源却仅为1159个，LUTs资源与FFs资源的平衡性非常差，致使FPGA中很多Slice寄存器无法被有效使用，这是由于RCE编码器使用了单一分块内多比特并行的编码结构导致的。由附图1可见，在进行校验向量计算时，每个校验比特p_i的累积计算需要m个二进制的乘法和m个二进制加法操作。因此，虽然每个校验比特的计算仅需要一个寄存器(FFs)资源，但却需要多个查找表(LUTs)资源，这导致了FPGA Slice资源利用效率低的问题。同时，在运算电路中，由于每个校验比特信号需要与相邻的m个首向量比特产生单元f_i以及m个输入信息比特相连，互联节点数量为2m，随着并行度的提高，将因为复杂的布线互联关系而导致工作时钟主频的降低，由表1数据可知，并行RCE编码器的主频被限制在200M以内。

对于本发明的实现结果，所需的LUTs资源为3864个，FFs资源为1892个，LUTs资源与FFs资源的平衡性明显提高。这是由于该编码器使用了分块间多比特并行的编码结构，由于不同分块具有独立的计算分支，不再需要首向量比特产生单元f_i来切换复用不同检验分块的首向量，此时每个检验分块对应的首向量是一个常数向量，这使得计算校验比特的乘加运算得到了极大简化。由于在计算校验向量的乘加运算中首向量操作数变成了常值，各首向量中值为0的比特的乘法和加法运算可以直接被省去，而值为1的比特的乘加运算变成了更简单的加法运算。按照首向量中0、1分布均等计算，每个校验比特p_i的累积计算仅需要m/2个二进制加法操作，与RCE编码器的m个乘法和m个加法相比，运算复杂度大幅降低。此时，虽然计算每个校验比特所需的寄存器(FFs)资源不变，但所需的查找表(LUTs)资源却明显减少，资源平衡性得到了改善。但是，由于引入了额外的输入顺序转换模块，编码器在寄存器(FFs)和存储块(BRAM)资源的需求量上出现了小幅度的增长。此外，每个校验比特的互联节点数量由并行RCE编码器的2m降低为m/2，这使得本发明的编码器能够达到更高的工作时钟频率，实现更高的数据吞吐量。

本发明可降低校验比特并行计算的复杂度，同时简化编码器内部的布线互连复杂度。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种基于准循环生成矩阵的高速并行编码器，其特征在于包括：输入顺序转换模块、并行校验计算模块、校验移位输出模块和信息位/校验位选择输出模块；其中，

所述输入顺序转换模块接收m比特并行信息，将m比特并行信息转换为相同位宽的行分块并行数据，将行分块并行数据传输给所述并行校验计算模块；所述输入顺序转换模块将m比特并行信息传输给所述信息位/校验位选择输出模块；

所述并行校验计算模块接收行分块并行数据，对行分块并行数据进行并行度为m比特的并行计算得到校验向量，将校验向量传输给所述校验移位输出模块；

所述校验移位输出模块接收校验向量，将校验向量以m比特为一个分组移位得到并行校验比特，将并行校验比特传输给所述信息位/校验位选择输出模块；

所述信息位/校验位选择输出模块将m比特并行信息和并行校验比特拼接起来得到一个完整的码字输出数据流；

m是编码器的处理并行度，m等于LDPC码生成矩阵的行分块数量。

2.根据权利要求1所述的基于准循环生成矩阵的高速并行编码器，其特征在于：行分块并行数据的m比特分别对应生成矩阵的m个行分块。

3.根据权利要求1所述的基于准循环生成矩阵的高速并行编码器，其特征在于：所述输入顺序转换模块包括一块双端口RAM和两个大小为m×m比特的寄存器阵列；其中，

按信息序列的原始顺序每次向RAM的写入端口写入m比特并行信息，写入起始地址为0，依次递增，直到地址为m×L-1时结束，其中，m是编码器的处理并行度，L是每个校验矩阵分块信息输入所需的时钟周期数，因此生成矩阵中每个行向量的长度为m×L比特；

RAM为双端口输出，其中，端口A是信息位的延迟输出端口，其读出顺序与写入端口顺序一致，当写入端口的最后一个行分块的第一个数据被写入后，端口A开始将数据依次读出；输出端口B完成数据分块顺序的转换，当最后一个行分块的第一个数据被写入后，端口B每m个时钟周期分别从m个不同行分块中读出m个输入信息分组，其中，每个输入信息分组包含m比特信息，RAM读出地址依次为[0,L,2×L,…,(m-1)×L],[1,L+1,2×L+1,…,(m-1)×L+1],…,[L-1,2×L-1,3×L+1,…,m×L-1]，[]表示m个时钟周期的m个读地址，整个码字序列的信息共分为L次读出；每m个时钟周期读出的m×m比特数据被写入到一个大小为m×m比特的寄存器阵列中，寄存器阵列通过行存列取的交织读写，将输出数据转换为m个行分块各输出1比特的形式。

4.根据权利要求3所述的基于准循环生成矩阵的高速并行编码器，其特征在于：一个m×m寄存器阵列用于数据输入，另一个m×m寄存器阵列用于数据输出，每次数据访问完成后相互交换，通过乒乓操作进行不间断的输入数据流顺序转换。

5.根据权利要求1所述的基于准循环生成矩阵的高速并行编码器，其特征在于：m比特并行信息来自不同的生成矩阵行分块，每个比特并行信息根据其对应矩阵行分块的首向量在所计算校验比特的列位置上的0、1取值选择是否连接到该比特的校验和累加电路上，如果取值为1，该比特并行信息参与此列校验位的累加计算，否则不参与。

6.一种基于准循环生成矩阵的高速并行编码方法，其特征在于，所述方法包括如下步骤：

输入顺序转换模块接收m比特并行信息，将m比特并行信息转换为相同位宽的行分块并行数据，将行分块并行数据传输给并行校验计算模块；输入顺序转换模块将m比特并行信息传输给信息位/校验位选择输出模块；

并行校验计算模块接收行分块并行数据，对行分块并行数据进行并行度为m比特的并行计算得到校验向量，将校验向量传输给校验移位输出模块；

校验移位输出模块接收校验向量，将校验向量以m比特为一个分组移位得到并行校验比特，将并行校验比特传输给信息位/校验位选择输出模块；

信息位/校验位选择输出模块将m比特并行信息和并行校验比特拼接起来得到一个完整的码字输出数据流；

m是编码器的处理并行度，m等于LDPC码生成矩阵的行分块数量。

7.根据权利要求6所述的基于准循环生成矩阵的高速并行编码方法，其特征在于：行分块并行数据的m比特分别对应生成矩阵的m个行分块。

8.根据权利要求6所述的基于准循环生成矩阵的高速并行编码方法，其特征在于：所述输入顺序转换模块包括一块双端口RAM和两个大小为m×m比特的寄存器阵列；其中，

按信息序列的原始顺序每次向RAM的写入端口写入m比特并行信息，写入起始地址为0，依次递增，直到地址为m×L-1时结束，其中，m是编码器的处理并行度，L是每个校验矩阵分块信息输入所需的时钟周期数，因此生成矩阵中每个行向量的长度为m×L比特；

RAM为双端口输出，其中，端口A是信息位的延迟输出端口，其读出顺序与写入端口顺序一致，当写入端口的最后一个行分块的第一个数据被写入后，端口A开始将数据依次读出；输出端口B完成数据分块顺序的转换，当最后一个行分块的第一个数据被写入后，端口B每m个时钟周期分别从m个不同行分块中读出m个输入信息分组，其中，每个输入信息分组包含m比特信息，RAM读出地址依次为[0,L,2×L,…,(m-1)×L],[1,L+1,2×L+1,…,(m-1)×L+1],…,[L-1,2×L-1,3×L+1,…,m×L-1]，[]表示m个时钟周期的m个读地址，整个码字序列的信息共分为L次读出；每m个时钟周期读出的m×m比特数据被写入到一个大小为m×m比特的寄存器阵列中，寄存器阵列通过行存列取的交织读写，将输出数据转换为m个行分块各输出1比特的形式。