CN112039535A - 一种基于准循环生成矩阵的码率兼容ldpc编码器 - Google Patents
一种基于准循环生成矩阵的码率兼容ldpc编码器 Download PDFInfo
- Publication number
- CN112039535A CN112039535A CN202010826183.8A CN202010826183A CN112039535A CN 112039535 A CN112039535 A CN 112039535A CN 202010826183 A CN202010826183 A CN 202010826183A CN 112039535 A CN112039535 A CN 112039535A
- Authority
- CN
- China
- Prior art keywords
- block
- check
- value
- shift
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 77
- 239000013598 vector Substances 0.000 claims abstract description 65
- 238000004364 calculation method Methods 0.000 claims abstract description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000004904 shortening Methods 0.000 claims abstract description 6
- 238000012795 verification Methods 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 4
- 238000004891 communication Methods 0.000 abstract description 6
- 125000004122 cyclic group Chemical group 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000009223 counseling Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/1151—Algebraically constructed LDPC codes, e.g. LDPC codes derived from Euclidean geometries [EG-LDPC codes]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Discrete Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
本发明公开了一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、路由选择信号和校验选择输出信号；移位首向量存储器模块根据编码类型和分块计数值得到当前码率下的移位首向量；校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器。本发明解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。
Description
技术领域
本发明属于LDPC码编码器技术领域，尤其涉及一种基于准循环生成矩阵的码率兼容LDPC编码器。
背景技术
低密度奇偶校验(LDPC)码由于具有可逼近容量极限的纠错性能、内在的自交织特性、可高度并行的译码算法和复杂度较低的译码器实现结构，在移动通信、光纤通信、磁记录设备和卫星通信等领域获得了广泛应用。
LDPC码的编码方法分为两大类，一是利用校验矩阵的特殊结构，如双对角结构等，直接根据校验矩阵进行编码；二是将校验矩阵变换为具有准循环结构的生成矩阵，再利用生成矩阵计算校验位。在卫星通信领域，使用准循环生成矩阵进行编码的一类LDPC码被广泛使用，由国际空间数据系统咨询委员会(CCSDS)制定的近地和深空标准均使用了该类LDPC码，其中近地标准使用了7/8码率的LDPC码，深空标准则使用了1/2、2/3、4/5三种码率的基于原模图构造的LDPC码。
针对该类LDPC码CCSDS组织提出了一种基于循环移位寄存器的高效编码器实现结构，如图1所示，这种编码器使用循环移位寄存器高效地实现了生成矩阵的准循环移位及编码累加计算，校验位的输出可共用移位电路，使得编码器的资源使用量极低，并且电路可达的时钟工作频率很高。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供了一种基于准循环生成矩阵的码率兼容LDPC编码器，在硬件资源增加较少的情况下实现了多种不同的LDPC编码，解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。
本发明目的通过以下技术方案予以实现：一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，所述选择信号产生模块，根据编码器输入的编码类型(Code_type)、虚拟填充长度(Filled_len)和缩短长度(Shorten_len),计算产生当前的块内计数值(Cnt_cycle)、分块计数值(Cnt_block)、各移位寄存器的路由选择信号(Sel_shift)和校验选择输出信号(Sel_out)；所述移位首向量存储器模块，根据编码器输入的编码类型(Code_type)和选择信号产生模块送来的分块计数值(Cnt_block)，计算当前码率下的移位首向量(Shift_vector)，送入校验计算模块的进行校验位的计算；所述校验计算模块，将移位首向量存储器模块输入的移位首向量(Shift_vector)和当前编码器输入的信息位(Input_message)相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号(Sel_shift)进行选择。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，所述选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，查找表电路根据输入的编码类型(Code_type)以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；起始计数值计算电路根据拟填充长度(Filled_len)计算块内计数起始值(Index_begin)和分块计数起始值(Block_begin)；结束计数值计算电路根据缩短长度(Shorten_len)计算分块计数结束值(Block_end)和块内计数结束值(Index_end)；块内计数器的值Cnt_cycle在编码开始从块内计数起始值(Index_begin)开始计数，直到Cnt_cycle等于L-1时，再从0到L-1进行循环计数；分块计数器的分块计数值(Cnt_block)在编码开始从分块计数起始值(Block_begin)开始计数，每当分块计数值(Cnt_block)等于L-1时，将分块计数值(Cnt_block)加1，直到Cnt_cycle等于块内计数结束值(Index_end)且分块计数值(Cnt_block)等于分块计数结束值(Block_end)时，停止计数，并向输出选择电路发出帧结束标识End_frame；输出选择电路在分块计数值(Cnt_block)小于或等于C-1时，校验选择输出信号(Sel_out)输出0值使得编码器输出信息位，当分块计数值(Cnt_block)大于C-1时，校验选择输出信号(Sel_out)输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识End_frame，将校验选择输出信号(Sel_out)输出0值，结束校验位输出；移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号(Sel_out)对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号(Sel_shift)。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，移位首向量存储器模块为ROM结构，由编码器输入的编码类型(Code_type)和分块计数值(Cnt_block)得到当前分块对应的ROM读地址，再根据ROM读地址读取得到当前分块的移位首向量。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数值(Cnt_block)作为移位首向量存储器模块的输入，用于计算当前分块的移位首向量；路由选择信号(Sel_shift)作为校验计算模块的输入，用于控制各移位寄存器的移位和反馈分支的选择；校验选择输出信号(Sel_out)作为校验计算模块的输入，用于控制信息位和校验位的选择输出。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，当校验选择输出信号(Sel_out)为0时，校验计算模块将编码器输入的信息位(Input_message)直接输出；当校验选择输出信号(Sel_out)为1时，则将移位寄存器的最低位Reg_0作为校验位输出，输出校验位的过程中移位寄存器一直进行右移操作，所有校验位因此逐一从Reg_0向外输出。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数起始值(Block_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的商，块内计数起始值(Index_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的余数。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数结束值(Block_end)等于R-1减去缩短长度(Shorten_len)除以L的商，块内计数结束值(Index_end)等于L-1减去缩短长度(Shorten_len)除以L的余数。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，当校验选择输出信号(Sel_out)为0且当前寄存器reg_x的下标x满足x＝L×i-1,i为任意小于C-R的正整数时，寄存器reg_x选择下标为L×(i-1)的寄存器作为上一级寄存器，否则将选择下标为x-1的寄存器作为上一级寄存器。
上述基于准循环生成矩阵的码率兼容LDPC编码器中，ROM的位宽等于所有编码类型中校验位长度的最大值Max_p_len，用Li表示第i种编码类型的生成矩阵分块大小，Ri表示第i种编码类型的检验矩阵行分块数量，Ci表示第i种编码类型的信息行分块数，那么第i种编码类型的校验位长度为Li×(Ri-Ci)。
一种基于准循环生成矩阵的码率兼容LDPC编码方法，所述方法包括如下步骤：选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；移位首向量存储器模块根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。
本发明与现有技术相比具有如下有益效果：
本发明克服现有基于循环移位寄存器的编码器只能针对一个准循环生成矩阵进行编码的不足，提供一种可兼容多种LDPC码的高效编码器，通过ROM地址的划分及控制访问，实现对不同LDPC码生成矩阵循环移位向量的兼容，通过在寄存器循环移位电路中加入路由选择，实现对不同大小的矩阵分块的兼容。提出的编码器能够在增加少量硬件资源的基础上，实现多种不同的LDPC编码。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中的CCSDS提出的基于循环移位寄存器的高效编码器的示意图；
图2是本发明实施例提供的基于准循环生成矩阵的码率兼容LDPC编码器的结构框图；
图3是本发明实施例提供的选择信号产生模块结构图；
图4是本发明实施例提供的移位首向量存储器模块的存储结构图；
图5是本发明实施例提供的移位首向量存储器模块存储移位首向量的ROM结构图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
图2是本发明实施例提供的基于准循环生成矩阵的码率兼容LDPC编码器的结构框图。如图2所示，该基于准循环生成矩阵的码率兼容LDPC编码器包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，
选择信号产生模块，根据编码器输入的编码类型(Code_type)、虚拟填充长度(Filled_len)和缩短长度(Shorten_len),计算产生当前的分块计数值(Cnt_block)、各移位寄存器的路由选择信号(Sel_shift)和校验选择输出信号(Sel_out)；其中，分块计数值(Cnt_block)作为移位首向量存储器模块的输入，用于计算当前分块的移位首向量；路由选择信号(Sel_shift)作为校验计算模块的输入，用于控制各移位寄存器的移位和反馈分支的选择；校验选择输出信号(Sel_out)作为校验计算模块的输入，用于控制信息位和校验位的选择输出；
移位首向量存储器模块，根据编码器输入的编码类型(Code_type)和选择信号产生模块送来的分块计数值(Cnt_block)，计算当前码率下的移位首向量(Shift_vector)，送入校验计算模块的进行校验位的计算；
校验计算模块，将移位首向量存储器模块输入的移位首向量(Shift_vector)和当前编码器输入的信息位(Input_message)相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号(Sel_shift)进行选择；其中，当校验选择输出信号(Sel_out)为0时，校验计算模块将编码器输入的信息位(Input_message)直接输出；当校验选择输出信号(Sel_out)为1时，则将移位寄存器的最低位Reg_0作为校验位输出，输出校验位的过程中移位寄存器一直进行右移操作，所有校验位因此逐一从Reg_0向外输出。
图3是本发明实施例提供的选择信号产生模块结构图。如图3所示，该选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，
查找表电路根据输入的编码类型(Code_type)以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；
起始计数值计算电路根据拟填充长度(Filled_len)计算块内计数起始值(Index_begin)和分块计数起始值(Block_begin)，其中，分块计数起始值(Block_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的商，块内计数起始值(Index_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的余数；
结束计数值计算电路根据缩短长度(Shorten_len)计算分块计数结束值(Block_end)和块内计数结束值(Index_end)，其中，分块计数结束值(Block_end)等于R-1减去缩短长度(Shorten_len)除以L的商，块内计数结束值(Index_end)等于L-1减去缩短长度(Shorten_len)除以L的余数；
块内计数器的值Cnt_cycle在编码开始从块内计数起始值(Index_begin)开始计数，直到Cnt_cycle等于L-1时，再从0到L-1进行循环计数；
分块计数器的分块计数值(Cnt_block)在编码开始从分块计数起始值(Block_begin)开始计数，每当分块计数值(Cnt_block)等于L-1时，将分块计数值(Cnt_block)加1，直到Cnt_cycle等于块内计数结束值(Index_end)且分块计数值(Cnt_block)等于分块计数结束值(Block_end)时，停止计数，并向输出选择电路发出帧结束标识End_frame；
输出选择电路在分块计数值(Cnt_block)小于或等于C-1时，校验选择输出信号(Sel_out)输出0值使得编码器输出信息位，当分块计数值(Cnt_block)大于C-1时，校验选择输出信号(Sel_out)输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识End_frame，将校验选择输出信号(Sel_out)输出0值，结束校验位输出；
移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号(Sel_out)对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号(Sel_shift)，当校验选择输出信号(Sel_out)为0且当前寄存器reg_x的下标x满足x＝L×i-1,i为任意小于C-R的正整数时，寄存器reg_x选择下标为L×(i-1)的寄存器作为上一级寄存器，否则将选择下标为x-1的寄存器作为上一级寄存器。
图4是本发明实施例提供的移位首向量存储器模块的存储结构图。如图4所示，移位首向量存储器模块为ROM结构，由Code_type和Cnt_block计算得到当前分块对应的ROM读地址，再根据读地址读取得到当前分块的移位首向量。ROM的位宽等于所有编码类型中校验位长度的最大值Max_p_len，用Li表示第i种编码类型的生成矩阵分块大小，Ri表示第i种编码类型的检验矩阵行分块数量，Ci表示第i种编码类型的信息行分块数，那么第i种编码类型的校验位长度为Li×(Ri-Ci)。ROM从0地址开始依次存入各编码类型对应的Ci个移位首向量，移位首向量的起始比特右对齐，在Li×(Ri-Ci)小于ROM位宽时左侧填充0比特；在存储一种编码类型对应的Ci个移位首向量时，生成矩阵的各信息分块对应的移位首向量从左往右，存储地址依次递增。当前分块对应的ROM读地址计算如下：根据编码类型(Code_type)得到当前码类型的起始存储地址Add_s为前面所有编码类型的信息行分块数的和，即Addr_st＝∑Ci，i<Code_type。当前分块的移位首向量地址值Addr等于Addr_st与Cnt_block的和，即Addr＝∑Ci+Cnt_block，i<Code_type。
校验计算模块中包含Max_p_len个二进制乘法器、Max_p_len个二进制加法器、Max_p_len个寄存器和若干多路选择器，Max_p_len为所有编码类型中校验位长度的最大值。校验计算模块将长度为Max_p_len比特的移位首向量(Shift_vector)的每一位分别与当前的编码器输入的信息位(Input_message)相乘，相乘的结果与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，具体由选择信号产生模块产生的路由选择信号(Sel_shift)控制多路选择器进行选通，多路选择器的位置由实现的不同码类型参数决定，如果实现的码类型的生成矩阵分块大小为L，检验矩阵的行分块数量为R，校验矩阵的信息行分块数为C，那么第x个移位寄存器的移位输入前端将加入多路选择器，其中移位寄存器下标x满足x＝L×i-1,i为任意小于C-R的正整数。
下面给出了一个基于FPGA的高速码率兼容LDPC编码器的实例。本实施例从CCSDS标准中选取了5个LDPC码进行码率兼容编码器的FPGA高速实现，这5个码分别为LDPC(8176,7154)、LDPC(1536,1024)、LDPC(6144,4096)、LDPC(2048,1024)和LDPC(8192,4096)。
具体参数如表1所示：
表1.实现的各LDPC码的相关参数
移位首向量存储器模块存储移位首向量的ROM结构如图5所示。
对于本实施例提出的这种编码器架构，在Xilinx Virtex5 xc5vfx130t FPGA上实现了一个兼容5种码率的QC-LDPC编码器，固定码率编码器的实现按照CCSDS给定的编码器结构进行实现，综合和布局布线采用ISE 14.7。码率兼容编码器和5种固定码率LDPC码编码器的FPGA实现结果及资源占用对比如表2所示。
从表2中可以看到，采用CCSDS编码器结构实现的固定码率编码器的资源占用量基本与码字的校验比特数成比例关系，不同编码器的最高工作时钟频率在250M到285M之间，如果采用5个不同码率的编码器实现5种不同的LDPC编码，所需的Registers资源共为17551个，所需的LUTs资源共为12857个，分别占芯片总资源的22％和16％。使用提出的码率兼容编码器实现方案，由于循环移位校验计算电路得到了有效的复用，码率兼容编码器使用的Registers资源为8838个，LUTs资源为6545个，分别占芯片总资源的11％和7％。需要说明的是码率兼容编码器的实现资源不包含BLOCK RAM资源，这是由于存储生成矩阵循环移位向量的ROM深度只有62，由于深度很小，具体实现时使用LUTs资源而非BLOCK RAM资源。
表2码率兼容编码器和5种单码率LDPC编码器的FPGA实现结果及资源占用对比
根据表2的资源使用情况及可达的最高时钟频率情况可知，提出的码率兼容编码器与5种码率实现后的选通码率兼容方案相比，提出的编码器仅使用了约50％的Registers资源和43％的LUTs资源，同时码率兼容设计相对于固定码率的编码器，在可达的最高工作时钟频率上没有明显降低，工作时钟频率可达250M。
本实施例的码率兼容编码器，在实现多种LDPC编码的同时，能够有效复用生成矩阵循环移位向量产生电路和循环移位校验计算电路，减少硬件资源的消耗，并且该编码器可实现较高的工作时钟频率，适合于设计兼容多种准循环生产矩阵结构的LDPC编码器系统，如：符合CCSDS LDPC编码规范的卫星通信应用等。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，
所述选择信号产生模块，根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；
所述移位首向量存储器模块，根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；
所述校验计算模块，将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。
2.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：所述选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，
查找表电路根据输入的编码类型以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；
起始计数值计算电路根据拟填充长度计算块内计数起始值和分块计数起始值；
结束计数值计算电路根据缩短长度计算分块计数结束值和块内计数结束值；
块内计数器的块内计数值在编码开始从块内计数起始值开始计数，直到块内计数值等于L-1时，再从0到L-1进行循环计数；
分块计数器的分块计数值在编码开始从分块计数起始值开始计数，每当分块计数值等于L-1时，将分块计数值加1，直到块内计数值等于块内计数结束值且分块计数值等于分块计数结束值时，停止计数，并向输出选择电路发出帧结束标识；
输出选择电路在分块计数值小于或等于C-1时，校验选择输出信号输出0值使得编码器输出信息位，当分块计数值大于C-1时，校验选择输出信号输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识，将校验选择输出信号输出0值，结束校验位输出；
移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号。
3.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：移位首向量存储器模块为ROM结构，由编码器输入的编码类型和分块计数值得到当前分块对应的ROM读地址，再根据ROM读地址读取得到当前分块的移位首向量。
4.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数值作为移位首向量存储器模块的输入，用于计算当前分块的移位首向量；路由选择信号作为校验计算模块的输入，用于控制各移位寄存器的移位和反馈分支的选择；校验选择输出信号作为校验计算模块的输入，用于控制信息位和校验位的选择输出。
5.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：当校验选择输出信号为0时，校验计算模块将编码器输入的信息位直接输出；当校验选择输出信号为1时，则将移位寄存器的最低位作为校验位输出，输出校验位的过程中移位寄存器一直进行右移操作，所有校验位因此逐一从移位寄存器的最低位向外输出。
6.根据权利要求2所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数起始值等于虚拟填充长度除以生成矩阵的分块大小L所得的商，块内计数起始值等于虚拟填充长度除以生成矩阵的分块大小L所得的余数。
7.根据权利要求2所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数结束值等于R-1减去缩短长度除以L的商，块内计数结束值等于L-1减去缩短长度除以L的余数。
8.根据权利要求2所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：当校验选择输出信号为0且当前寄存器reg_x的下标x满足x＝L×i-1,i为任意小于C-R的正整数时，寄存器reg_x选择下标为L×(i-1)的寄存器作为上一级寄存器，否则将选择下标为x-1的寄存器作为上一级寄存器。
9.根据权利要求3所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：ROM的位宽等于所有编码类型中校验位长度的最大值Max_p_len，用Li表示第i种编码类型的生成矩阵分块大小，Ri表示第i种编码类型的检验矩阵行分块数量，Ci表示第i种编码类型的信息行分块数，那么第i种编码类型的校验位长度为Li×(Ri-Ci)。
10.一种基于准循环生成矩阵的码率兼容LDPC编码方法，其特征在于，所述方法包括如下步骤：
选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；
移位首向量存储器模块根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；
校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010826183.8A CN112039535B (zh) | 2020-08-17 | 2020-08-17 | 一种基于准循环生成矩阵的码率兼容ldpc编码器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010826183.8A CN112039535B (zh) | 2020-08-17 | 2020-08-17 | 一种基于准循环生成矩阵的码率兼容ldpc编码器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112039535A true CN112039535A (zh) | 2020-12-04 |
| CN112039535B CN112039535B (zh) | 2023-11-10 |
Family
ID=73577447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010826183.8A Active CN112039535B (zh) | 2020-08-17 | 2020-08-17 | 一种基于准循环生成矩阵的码率兼容ldpc编码器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112039535B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114273A (zh) * | 2021-04-14 | 2021-07-13 | 深圳市统先科技股份有限公司 | Ldpc码的校验矩阵提取方法及系统、设备 |
| CN113285724A (zh) * | 2021-05-19 | 2021-08-20 | 西南交通大学 | 一种基于码率自适应的小型化ldpc编码器电路 |
| CN113300717A (zh) * | 2021-05-19 | 2021-08-24 | 西南交通大学 | 一种基于码率自适应的高效化ldpc编码器电路 |
| CN113472358A (zh) * | 2021-06-17 | 2021-10-01 | 西安空间无线电技术研究所 | 一种基于准循环生成矩阵的高速并行编码器 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101022305A (zh) * | 2006-12-08 | 2007-08-22 | 鲍东山 | T－mmb系统中一种实用的灵活实现ldpc编码的指示的方法 |
| US20110131469A1 (en) * | 2008-07-04 | 2011-06-02 | Dongyu Geng | Method, device and apparatus for correcting bursts |
| JP2012019561A (ja) * | 2011-10-26 | 2012-01-26 | Sony Corp | 符号化方法および符号化装置 |
| CN103036577A (zh) * | 2012-12-28 | 2013-04-10 | 东南大学 | 一种低复杂度的低密度奇偶校验ldpc码编码电路结构 |
| CN104143992A (zh) * | 2014-07-23 | 2014-11-12 | 西安空间无线电技术研究所 | 一种基于比特填充的ldpc编码方法 |
| CN108631925A (zh) * | 2017-03-24 | 2018-10-09 | 中兴通讯股份有限公司 | 一种准循环低密度奇偶校验编码处理方法及装置 |
| US20180323801A1 (en) * | 2017-05-05 | 2018-11-08 | Mediatek Inc. | Qc-ldpc codes |
| US20190074850A1 (en) * | 2015-11-05 | 2019-03-07 | Shenzhen Epostar Electronics Limited Co. | Permutation network designing method, and permutation circuit of qc-ldpc decoder |
| CN109802687A (zh) * | 2018-12-25 | 2019-05-24 | 西安空间无线电技术研究所 | 一种基于fpga的qc-ldpc码的高速码率兼容ldpc编码器 |
| CN111162797A (zh) * | 2020-01-21 | 2020-05-15 | 华侨大学 | 一种速率兼容的5g ldpc码的编码装置及编码方法 |
-
2020
- 2020-08-17 CN CN202010826183.8A patent/CN112039535B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101022305A (zh) * | 2006-12-08 | 2007-08-22 | 鲍东山 | T－mmb系统中一种实用的灵活实现ldpc编码的指示的方法 |
| US20110131469A1 (en) * | 2008-07-04 | 2011-06-02 | Dongyu Geng | Method, device and apparatus for correcting bursts |
| JP2012019561A (ja) * | 2011-10-26 | 2012-01-26 | Sony Corp | 符号化方法および符号化装置 |
| CN103036577A (zh) * | 2012-12-28 | 2013-04-10 | 东南大学 | 一种低复杂度的低密度奇偶校验ldpc码编码电路结构 |
| CN104143992A (zh) * | 2014-07-23 | 2014-11-12 | 西安空间无线电技术研究所 | 一种基于比特填充的ldpc编码方法 |
| US20190074850A1 (en) * | 2015-11-05 | 2019-03-07 | Shenzhen Epostar Electronics Limited Co. | Permutation network designing method, and permutation circuit of qc-ldpc decoder |
| CN108631925A (zh) * | 2017-03-24 | 2018-10-09 | 中兴通讯股份有限公司 | 一种准循环低密度奇偶校验编码处理方法及装置 |
| US20180323801A1 (en) * | 2017-05-05 | 2018-11-08 | Mediatek Inc. | Qc-ldpc codes |
| CN109802687A (zh) * | 2018-12-25 | 2019-05-24 | 西安空间无线电技术研究所 | 一种基于fpga的qc-ldpc码的高速码率兼容ldpc编码器 |
| CN111162797A (zh) * | 2020-01-21 | 2020-05-15 | 华侨大学 | 一种速率兼容的5g ldpc码的编码装置及编码方法 |
Non-Patent Citations (1)
| Title |
|---|
| 靳凡 等: "卫星可变编码调制系统设计与验证", 《航天器工程》, vol. 29, no. 3, pages 157 - 161 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114273A (zh) * | 2021-04-14 | 2021-07-13 | 深圳市统先科技股份有限公司 | Ldpc码的校验矩阵提取方法及系统、设备 |
| CN113285724A (zh) * | 2021-05-19 | 2021-08-20 | 西南交通大学 | 一种基于码率自适应的小型化ldpc编码器电路 |
| CN113300717A (zh) * | 2021-05-19 | 2021-08-24 | 西南交通大学 | 一种基于码率自适应的高效化ldpc编码器电路 |
| CN113300717B (zh) * | 2021-05-19 | 2022-06-10 | 西南交通大学 | 一种基于码率自适应的高效化ldpc编码器电路 |
| CN113472358A (zh) * | 2021-06-17 | 2021-10-01 | 西安空间无线电技术研究所 | 一种基于准循环生成矩阵的高速并行编码器 |
| CN113472358B (zh) * | 2021-06-17 | 2024-05-14 | 西安空间无线电技术研究所 | 一种基于准循环生成矩阵的高速并行编码器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112039535B (zh) | 2023-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112039535A (zh) | 一种基于准循环生成矩阵的码率兼容ldpc编码器 | |
| CN111162797B (zh) | 一种速率兼容的5g ldpc码的编码装置及编码方法 | |
| KR100808664B1 (ko) | 패리티 검사행렬 저장 방법 및 이를 이용한 블록 저밀도패리티 검사 부호화 방법 및 장치 | |
| CN101073205B (zh) | 低密度奇偶校验编码器和解码器以及低密度奇偶校验编码和解码方法 | |
| KR100502609B1 (ko) | Ｌｄｐｃ 코드를 이용한 부호화기 및 부호화 방법 | |
| JP4978625B2 (ja) | 誤り訂正符号化方法及び装置 | |
| CN101902228B (zh) | 快速循环冗余校验编码方法及装置 | |
| CN102412850B (zh) | Turbo码并行交织器及其并行交织方法 | |
| JP2000156646A (ja) | 符号化装置及び方法、復号装置及び方法、信号処理装置、デ―タ伝送装置、無線通信装置、ネットワ―クステ―ション、並びに情報処理装置及び方法 | |
| CN109802687B (zh) | 一种基于fpga的qc-ldpc码的高速码率兼容ldpc编码器 | |
| JP4497706B2 (ja) | データのターボコーディングのためのインターリーブ方法 | |
| CN104617959A (zh) | 一种基于通用处理器的ldpc编译码方法 | |
| US20100198892A1 (en) | Parallel residue arithmetic operation unit and parallel residue arithmetic operating method | |
| WO2023134130A1 (zh) | 伽罗华域乘法器及纠删编解码系统 | |
| CN101686104B (zh) | 一种前向纠错的编解码的方法、装置和系统 | |
| CN115756391A (zh) | 用于实现非对称算法rsa模幂计算的硬件电路及方法 | |
| JP4767266B2 (ja) | 演算ユニット、エラー訂正復号回路及び誤り位置多項式の演算方法 | |
| CN112468161A (zh) | 一种rs高速编码电路 | |
| CN101296053A (zh) | 计算循环冗余校验码之方法及系统 | |
| EP1225705A2 (en) | Method and apparatus for encoding a product code | |
| TW200525934A (en) | Interleaver for a turbo encoder and decoder | |
| CN111313910B (zh) | 空间通信应用的低密度奇偶校验码编码器装置 | |
| CN107017962A (zh) | 动态功耗控制的编码方法及编解码器 | |
| CN111313912A (zh) | 一种ldpc码编码器及编码方法 | |
| CN113472358B (zh) | 一种基于准循环生成矩阵的高速并行编码器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |