CN109672473B - 一种嵌入式大容量并行多路光模块误码测试系统及其测试方法 - Google Patents

Abstract

本发明涉及一种嵌入式大容量并行多路光模块误码测试系统及其测试方法，该测试系统包括发送部分和接收部分，发送部分利用PRBS序列均衡性和移位相加的特性，通过串行移位或中间抽取的方式实现并行扩展，接收部分采用多路运算合路再同步的方式，既有并行多路独立通道的特点，又能充分利用各独立通道的时序相关性，实现了大容量光模块误码测试。该测试系统及方法满足了通信部件、模块的大批量测试，同时解决了普通误码测试仪由于跳线连接错误导致的虚假测试，且设计优化，便于单片集成。

Description

一种嵌入式大容量并行多路光模块误码测试系统及其测试 方法

技术领域

本发明涉及光通信领域，具体涉及一种嵌入式大容量并行多路光模块误码测试系统及其测试方法。

背景技术

误码性能测试是衡量数字通信系统设备性能的一个重要事项，通常使用专门的误码测试仪对其误码性能进行测量。其基本原理是，误码仪发出一串标准的PRBS序列，经过待测系统设备后再回到误码仪，误码仪通过比较接收序列和发送序列的比特差错数，进而判断通信系统设备的误码性能。

对于通信设备部件、模块而言，由于还未形成完整的设备，因此在生产制造的过程中，为了测试单个部件、模块的误码性能，通常的做法是先把部件、模块安装到一个定制的测试板上，再通过连线的方式，把误码仪的测试端口跟测试板上的数据口连接上，再逐一通道测试，或并行几路测试。如果待测的部件、模块数量很多，那么就采用很多个误码仪和测试板，或者采用线路切换的方式。

这样做的弊端是，测试效率低下，占用资源多，所以许多制造商只能采用抽测的办法，同时多路并行测试，如果跳线连线太多的话，很容易出错，达不到现在生产制造的要求。

发明内容

本发明提出了一种嵌入式大容量并行多路光模块误码测试系统及方法，既有并行多路独立通道的特点，又能充分利用各独立通道的时序相关性，使得设计优化，便于单片集成。该测试系统及方法满足了通信部件、模块的大批量测试，又能解决由于跳线连接错误导致的虚假测试。

本发明为解决其技术问题而提供的解决方案为：

一种嵌入式大容量并行多路光模块误码测试系统，其包括控制接口单元、发送部分和接收部分；

控制接口单元用于建立该嵌入式大容量并行多路光模块误码测试系统与上位机之间的电性连接，以实现上位机对该嵌入式大容量并行多路光模块误码测试系统的管理控制；

发送部分包括发送端PRBS发生器和并行多路发送通道；并行多路发送通道包括若干个并行扩展的PRBS序列发送通道；

每个PRBS序列发送通道均包括发送端串行位移寄存器、通道标识码和输出驱动；若干个所述发送端串行位移寄存器之间依次并行连接；并且，每个发送端串行位移寄存器均和该发送端串行位移寄存器所在的PRBS序列发送通道内的通道标识码以及输出驱动之间顺序串联；发送端PRBS发生器电性连接到控制接口单元以及并行多路发送通道的第一PRBS序列发送通道的串行移位寄存器；

发送端PRBS发生器用于发出标准的PRBS序列；串行位移寄存器用于对PRBS序列进行移位缓存；通道标识码用于插入该通道的标识码；输出驱动用于该通道电口驱动；

接收部分包括控制/存储单元、接收端PRBS发生器，复位控制器、同步码提取运算器以及与并行多路发送通道相对应的并行多路接收运算通道；所述并行多路接收运算通道包括若干个并行扩展的PRBS序列接收运算通道；每个PRBS序列接收运算通道均包括输入缓冲器、接收端串行位移寄存器和数据处理单元；所述PRBS序列接收运算通道内的输入缓冲器和接收端串行位移寄存器均电性连接到该通道内的数据处理单元；各个接收端串行位移寄存器之间依次并行连接；并行多路接收运算通道内的第一PRBS序列接收运算通道的接收端串行位移寄存器电性连接到接收端PRBS发生器；并行多路接收运算通道内的每一个PRBS序列接收运算通道的数据处理单元均电性连接到控制/存储单元，所述控制/存储单元包括若干个状态寄存器；

同步码提取运算器电性连接到复位控制器以及并行多路接收运算通道内的每一个输入缓冲器，用于提取PRBS序列的同步码并为复位控制器提供参考脉冲；

复位控制器电性连接到接收端PRBS发生器，用于完成接收端PRBS发生器的复位以及控制接收端PRBS发生器的起始相位；

接收端PRBS发生器、控制/存储单元和控制接口单元之间分别电性连接；

各通道数据处理单元用于对本通道接收PRBS序列和接收端同步PRBS序列的比较运算；

接收端PRBS发生器用于发出接收端同步PRBS序列；控制/存储单元用于控制接收PRBS发生器的状态以及存储并行多路接收运算通道的运算结果及运算状态。

进一步地，本发明提供的嵌入式大容量并行多路光模块误码测试系统，可以基于具备多通道串行口的MCU或FPGA，或者两者与通道扩展芯片的组合。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试系统中，接收部分同步码提取运算器包括去通道标识单元、模二加运算单元、帧码比较单元和延时纠正单元；去通道标识单元、模二加运算单元、帧码比较单元和延时纠正单元之间依次序串行连接。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试系统中，接收部分数据处理单元包括模二加运算单元、计数器、存储器和时序发生器；模二加运算单元、计数器和所述存储器之间依次串联，时序发生器电性连接到计数器上。

本发明的另一方面，还公开了一种基于前述嵌入式大容量并行多路光模块误码测试系统的嵌入式大容量并行多路光模块误码测试方法，其包括如下步骤：

发送端PRBS发生器复位步骤，将所述发送端PRBS发生器复位；

失步状态锁定步骤，将所述状态寄存器设置为失步状态；

同步码提取步骤，提取PRBS序列的同步码，输出同步码脉冲；

同步码提取结果判定步骤，判定同步码是否提取成功，如果提取成功，则进入接收端PRBS发生器复位步骤和同步状态确认步骤，如果提取失败，则返回同步码提取步骤；

接收端PRBS发生器复位步骤，复位控制器根据同步码脉冲，对接收端PRBS发生器进行复位，使接收端与发送端处于同步状态；

时长延迟步骤，延迟一定的时长，确保发送端和接收端的同步状态已经触发；

数据处理步骤，数据处理单元计算各个通道的数据，判断通道状态，并更新状态寄存器数值；

通道状态检查步骤，如果通道状态异常，则执行接收端PRBS发生器复位步骤，如果通道状态正常，则进入同步状态检验步骤；

同步状态检验步骤，对同步状态进行检验，如果没有通过检验，返回执行失步状态锁定步骤，如果通过检验，则说明接收端正常，保持同步状态直至结束；

同步状态确认步骤，对同步状态进行确认，如果确认成功，则进入同步状态锁定步骤；如果确认不成功，则返回同步码提取步骤；

同步状态锁定步骤，锁定此时的通道状态，并持续进行同步状态检验步骤，保持通道处于控制状态。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，所述同步码提取步骤中首先对所有通道的PRBS序列进行去通道标识处理，然后选择一个或多个通道的PRBS序列进行帧码比较，得到同步码后，再进行时延对比，通过延时校正后输出同步码脉冲。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，同步码提取结果判定步骤中，同步码提取成功的标志为同步码提取运算器中有同步码脉冲输出，否则，同步码提取运算器的输出一直为零。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，时长延迟步骤中的延迟时长最大为1帧。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，数据处理步骤中采用如下步骤进行数据处理：

将接收通道接收到的PRBS序列，与本地接收端PRBS序列进行模二加(异或)运算，产生差错码流；

时序发生器经接收端复位控制信号复位后，与接收通道的PRBS序列处于同步状态；

时序发生器控制计数器，对差错码流的特征进行统计，得到误码率和/或误码数和/或误码位置。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，同步状态检验步骤中，采用连续检验三帧是否异常的算法进行同步状态的检验，如果是连续三帧均出现异常，则说明接收端已经异常；如果否，则说明接收端正常。

进一步地，在本发明提供的嵌入式大容量并行多路光模块误码测试方法中，同步状态确认步骤中，采用连续检验三帧是否正确的算法进行同步状态的确认，如果连续三帧均正确，则同步状态确认成功，否则，同步状态确认失败。

本发明的有益效果：

本发明利用PRBS序列均衡性和移位相加的特性，通过串行移位或中间抽取的方式，实现了大容量光模块误码测试系统，该方法发送和接收各自只使用一套PRBS发生器，完成了并行多路通道码型序列的产生，扩展极为方便，占用资源少，功耗低，适合十几路甚至几十路并行测试的情况，用现有的带多路串行接口的MCU或FPGA即可实现，或者再加端口扩展芯片，可将通道数扩展至更大。

同时，因实时在线测试监控的需要，本发明的方法可以单片集成在控制板或测试板上，通过上位机进行在线监测测试，提高了生产效率，满足了高端光模块产品生产制造的需求。

为了使本发明的技术方案和技术效果更加清楚明白，以下结合说明书附图和具体实施方式对本发明做详细说明。

附图说明

图1：本专利发送部分的硬件原理图；

图2：本发明专利接收部分的硬件原理图；

图3：实施例流程示意图；

图4：同步码提取运算器电路图；

图5：数据处理单元电路图。

标识说明：

101-控制接口单元，102-发送端PRBS发生器，103-串行位移寄存器-1，104-通道标识码-1，105-输出驱动-1，106-串行位移寄存器-2，107-通道标识码-2，108-输出驱动-2，109-串行位移寄存器-n，110-通道标识码-n，111-输出驱动-n；

201-控制/存储单元，202-接收端PRBS发生器，203数据处理单元-1，204-数据处理单元-2，205-数据处理单元-n，206-复位控制器，207-串行位移寄存器-1，208-串行位移寄存器-2，209-串行位移寄存器-n，210-同步码提取运算器，211-输入缓冲器-1,212-输入缓冲器-2，213-输入缓冲器-n。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-图2，本发明优选实施例中公开的嵌入式大容量并行多路光模块误码测试系统包括控制接口单元101、发射部分和接收部分，发射部分如图1所示，接收部分如图2所示。

发送部分包括发送端PRBS发生器102和并行多路发送通道；

并行多路发送通道由n个PRBS序列发送通道并行拓展而成；每个PRBS序列发送通道由该通道的串行位移寄存器、通道标识码和输出驱动之间顺序串联而成，具体为：

第一PRBS序列发送通道包括发送端串行位移寄存器－1(103)、通道标识码－1(104)、输出驱动－1(105)；

第二PRBS序列发送通道包括发送端串行位移寄存器－2(106)、通道标识码－2(107)、输出驱动－2(108)；

依此类推，第n个PRBS序列发送通道包括发送端串行位移寄存器－n(109)、通道标识码－n(110)、输出驱动－n(111)；

并行多路发送通道内的n个串行位移寄存器之间依次并行连接，第一PRBS序列发送通道内的串行位移寄存器－1(103)电性连接到PRBS发生器(102)；

接收部分包括控制/存储单元(201)、接收端PRBS发生器(202)、复位控制器(206)、同步码提取运算器(207)以及与发送端并行多路发送通道相对应的并行多路接收运算通道；并行多路接收运算通道包括n个并行扩展的PRBS序列接收运算通道，具体为：

第一PRBS序列接收运算通道包括输入缓冲器－1(211)、接收端串行位移寄存器－1(207)和数据处理单元－1(203)，其中输入缓冲器－1和接收端串行位移寄存器－1均电性连接到该通道内的数据处理单元－1；

第二PRBS序列接收运算通道包括输入缓冲器－2(212)、接收端串行位移寄存器－2(208)和数据处理单元－2(204)，其中输入缓冲器－2和接收端串行位移寄存器－2均电性连接到该通道内的数据处理单元－2；

依此类推，第n个PRBS序列接收运算通道包括输入缓冲器－n(213)、接收端串行位移寄存器－n(209)和数据处理单元－n(205)，其中输入缓冲器－n和接收端串行位移寄存器－n均电性连接到该通道内的数据处理单元－n；

第一PRBS序列接收运算通道的接收端串行位移寄存器－1(207)电性连接到接收端PRBS发生器(202)；

并行多路接收运算通道内的n个数据处理单元均电性连接到控制/存储单元(201)，控制/存储单元包括若干个状态寄存器；

同步码提取运算器(210)电性连接到复位控制器以及并行多路接收运算通道内的n个输入缓冲器；

复位控制器(206)电性连接到接收端PRBS发生器；

控制接口单元101用于建立该嵌入式大容量并行多路光模块误码测试系统与上位机之间的电性连接；该控制接口单元101与发送端发送端PRBS发生器电性连接；并且，该控制接口单元与接收端PRBS发生器、控制/存储单元之间分别电性连接。

请参阅图3，利用上述嵌入式大容量并行光模块误码测试系统对光模块生产并行测试，实现快速同步及实时状态监测，具体包括下列步骤：

STEP301：设备上电；

可选地，可以是测试系统上电，也可以是带嵌入式MCU或FPGA的控制板卡、测试上电。

STEP302：发送端PRBS发生器复位步骤；

对发送端PRBS发生器上电复位进行复位，可选地，上电完成，MCU或FPGA处于正常运行状态时，片上的复位装置使PRBS发生器的寄存器全部置1；

可选地，对于31阶PRBS，其生成多项式可选X³¹+X²⁸+1。

STEP303：失步锁定状态步骤；

设备上电后的初始状态为失步锁定状态，可选地，状态寄存器设置为0。

STEP304：同步码提取步骤；

可选地，参阅图4同步码提取可利用PRBS序列移位相加的特性，即一个序列与其任意延迟的序列模二加，得到的仍是原序列的延迟序列；

可选地，接收端对所有通道进行去通道标识处理后，可选一路、多路或所有通道，进行模二加(异或)运算，再进行帧码比较；

可选地，帧码比较可选16位连续或离散码字，得到同步码后，与发送复位信号进行时延对比，通过延时校正后输出同步码脉冲。

STEP305：同步码提取结果判定步骤；

提取不成功，则回到STEP304同步码提取；如果提取成功，则进入步STEP306和STEP311；

可选地，同步码提取成功的标志为有同步码脉冲输出，否则，STEP304同步码提取(接收端同步码提取运算器)输出一直为0。

STEP306：接收端PRBS发生器复位步骤；

复位控制器对接收端PRBS发生器复位，可选地，复位控制器根据同步码脉冲，对接收端PRBS发生器进行复位，使接收端与发送端处于同步状态。

STEP307：时长延迟步骤；

可选地，延迟至该帧周期结束，比如延迟一帧，第一帧处于同步搜索，同步触发后的第一帧，较之前已延时一帧，各功能计算应从同步触发后的第一帧开始。

STEP308：数据处理步骤；

数据处理单元开始运算，结果和状态送控制/存储单元；

可选地，数据处理单元对各通道进行数据收发对比运算，运算结果和相应的通道状态，以实时数据写入状态寄存器中，供上位机查询；

可选地，参阅图5，接收通道接收到的PRBS序列，与本地接收端PRBS序列进行模二加(异或)运算，产生差错码流，时序发生器经接收端复位控制信号复位后，与接收通道的PRBS序列处于同步状态。时序发生器控制计数器，对差错码流的特征进行统计，并将统计结果写入存储器，可选的统计信息如误码率、误码数、误码位置等。

STEP309：通道状态检查步骤；

判断接收通道状态是否正常，如果异常，则进入STEP306复位控制器对接收端PRBS发生器复位；

可选地，根据数据处理单元输出的通道实时状态数据，进行误码测试系统状态的维系和转换，保护系统。

STEP310：同步状态检验步骤；

连续三帧检验接收端是否异常，如果是连续三帧异常状态，则说明接收端已经异常，回到STEP303失步状态锁定；如果否，则说明接收端正常，持续该状态至结束；

可选地，对进入同步的系统进行转换保护，如果异常连续三帧，则判为失步，避免假失步状态，保护系统不至于统频繁切换而出现不稳定现象。

STEP311：同步状态确认步骤；

对同步状态进行确认，如果确认成功，这进入步骤312同步状态锁定状态；如果确认不成功，则回到步骤304同步码提取；

可选地，当检测到同步码后，需进行连续三帧的确认，避免出现假同步现象，导致测试结果失效。

STEP312：同步状态锁定步骤；

锁定此时的通道状态，并持续进行STEP310同步状态检验步骤，连续三帧检验是否异常，保持通道处于控制状态；

可选地，此步骤是当同步状态确认完成后，对状态寄存器设置1，标识和保护测试系统状态。

以上结合说明书附图对本发明的优选实施例进行了详细阐述，应该说明的是，本发明的保护范围包括但不限于上述实施例；说明书附图中公开的具体结构也只是本发明的较佳实施例而已；所述领域的技术人员还可以在此基础上开发出其他实施例，任何不脱离本发明创新理念的简单变形或等同替换，均涵盖于本发明，属于本发明的保护范围。

Claims (11)

1.一种嵌入式大容量并行多路光模块误码测试系统，其特征在于：该嵌入式大容量并行多路光模块误码测试系统包括控制接口单元(101)、发送部分和接收部分；

所述控制接口单元(101)用于建立该嵌入式大容量并行多路光模块误码测试系统与上位机之间的电性连接，以实现上位机对所述嵌入式大容量并行多路光模块误码测试系统的管理控制；

所述发送部分包括发送端PRBS发生器(102)和并行多路发送通道；

所述并行多路发送通道包括若干个并行扩展的PRBS序列发送通道；每个所述PRBS序列发送通道均包括发送端串行位移寄存器(103；106；109)、通道标识码(104；107；110)和输出驱动(105；108；111)；若干个所述发送端串行位移寄存器(103；106；109)之间依次并行连接；并且，每个所述发送端串行位移寄存器(103；106；109)均和该发送端串行位移寄存器(103；106；109)所在的所述PRBS序列发送通道内的所述通道标识码(104；107；110)以及所述输出驱动(105；108；111)之间顺序串联；

所述发送端PRBS发生器(102)电性连接到所述控制接口单元(101)以及所述并行多路发送通道的第一PRBS序列发送通道的串行移位寄存器(103)；

所述发送端PRBS发生器用于发出标准的PRBS序列；

所述发送端串行位移寄存器用于对PRBS序列进行移位缓存；

所述通道标识码用于插入该通道的标识码；

所述输出驱动用于该通道电口驱动；

所述接收部分包括控制/存储单元(201)、接收端PRBS发生器(202)、复位控制器(206)、同步码提取运算器(210)以及与所述并行多路发送通道相对应的并行多路接收运算通道；所述并行多路接收运算通道包括若干个并行扩展的PRBS序列接收运算通道；

每个所述PRBS序列接收运算通道均包括输入缓冲器(211；212；213)、接收端串行位移寄存器(207；208；209)和数据处理单元(203；204；205)；每个所述PRBS序列接收运算通道内的所述输入缓冲器(211；212；213)和所述接收端串行位移寄存器(207；208；209)均电性连接到该通道内的数据处理单元(203；204；205)；各个所述接收端串行位移寄存器(207；208；209)之间依次并行连接；

所述并行多路接收运算通道内的第一PRBS序列接收运算通道的接收端串行位移寄存器(207)电性连接到所述接收端PRBS发生器(202)；所述并行多路接收运算通道内的每一个PRBS序列接收运算通道的数据处理单元(203；204；205)均电性连接到所述控制/存储单元(201)，所述控制/存储单元(201)包括若干个状态寄存器；

所述同步码提取运算器(210)电性连接到所述复位控制器(206)以及所述并行多路接收运算通道内的每一个所述输入缓冲器(211；212；213)，用于提取PRBS序列的同步码并为所述复位控制器(206)提供参考脉冲；

所述复位控制器(206)电性连接到所述接收端PRBS发生器(202)，用于完成所述接收端PRBS发生器(202)的复位以及控制接收端PRBS发生器(202)的起始相位；

所述接收端PRBS发生器(202)、所述控制/存储单元(201)和所述控制接口单元(101)之间分别电性连接；

所述数据处理单元用于对本通道接收PRBS序列和接收端同步PRBS序列的比较运算；

所述接收端PRBS发生器用于发出接收端同步PRBS序列；

所述控制/存储单元用于控制接收端 PRBS发生器的状态以及存储并行多路接收运算通道的运算结果及运算状态。

2.根据权利要求1所述的嵌入式大容量并行多路光模块误码测试系统，其特征在于：所述嵌入式大容量并行多路光模块误码测试系统可以基于具备多通道串行口的MCU或FPGA，或者两者与通道扩展芯片的组合。

3.根据权利要求1所述的嵌入式大容量并行多路光模块误码测试系统，其特征在于：所述同步码提取运算器(210)包括去通道标识单元、模二加运算单元、帧码比较单元和延时纠正单元；所述去通道标识单元、模二加运算单元、帧码比较单元和延时纠正单元之间依次序串行连接。

4.根据权利要求1所述的嵌入式大容量并行多路光模块误码测试系统，其特征在于：所述数据处理单元(203；204；205)包括模二加运算单元、计数器、存储器和时序发生器；所述模二加运算单元、所述计数器和所述存储器之间依次串联，所述时序发生器电性连接到所述计数器上。

5.一种嵌入式大容量并行多路光模块误码测试方法，其特征在于：该嵌入式大容量并行多路光模块误码测试方法采用了根据权利要求1-4中任一项权利要求所记载的嵌入式大容量并行多路光模块误码测试系统完成光模块的误码测试；并且，该嵌入式大容量并行多路光模块误码测试方法包括如下步骤：

发送端PRBS发生器复位步骤，将所述发送端PRBS发生器(102)复位；

失步状态锁定步骤，将所述状态寄存器设置为失步状态；

同步码提取步骤，提取PRBS序列的同步码，输出同步码脉冲；

同步码提取结果判定步骤，判定同步码是否提取成功，如果提取成功，则进入接收端PRBS发生器复位步骤和同步状态确认步骤，如果提取失败，则返回同步码提取步骤；

接收端PRBS发生器复位步骤，所述复位控制器(206)根据同步码脉冲，对所述接收端PRBS发生器(202)进行复位，使接收端与发送端处于同步状态；

时长延迟步骤，延迟一定的时长，确保发送端和接收端的同步状态已经触发；

数据处理步骤，数据处理单元计算各个通道的数据，判断通道状态，并更新状态寄存器数值；

通道状态检查步骤，如果通道状态异常，则执行接收端PRBS发生器复位步骤，如果通道状态正常，则进入同步状态检验步骤；

同步状态检验步骤，对同步状态进行检验，如果没有通过检验，返回执行失步状态锁定步骤，如果通过检验，则说明接收端正常，保持同步状态直至结束；

同步状态确认步骤，对同步状态进行确认，如果确认成功，则进入同步状态锁定步骤；如果确认不成功，则返回同步码提取步骤；

同步状态锁定步骤，锁定此时的通道状态，并持续进行同步状态检验步骤，保持通道处于控制状态。

6.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：所述同步码提取步骤中首先对所有通道的PRBS序列进行去通道标识处理，然后选择一个或多个通道的PRBS序列进行帧码比较，得到同步码后，再进行时延对比，通过延时校正后输出同步码脉冲。

7.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：在所述同步码提取结果判定步骤中，同步码提取成功的标志为同步码提取运算器中有同步码脉冲输出，否则，同步码提取运算器的输出一直为零。

8.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：所述时长延迟步骤中的延迟时长为1帧。

9.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：所述数据处理步骤中采用如下步骤进行数据处理：

将接收通道接收到的PRBS序列，与本地接收端PRBS序列进行模二加(异或)运算，产生差错码流；

时序发生器经接收端复位控制信号复位后，与接收通道的PRBS序列处于同步状态；

时序发生器控制计数器，对差错码流的特征进行统计，得到误码率和/或误码数和/或误码位置。

10.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：所述同步状态检验步骤中，采用连续检验三帧是否异常的算法进行同步状态的检验，如果是连续三帧均出现异常，则说明接收端已经异常；如果否，则说明接收端正常。

11.根据权利要求5所述的嵌入式大容量并行多路光模块误码测试方法，其特征在于：在所述同步状态确认步骤中，采用连续检验三帧是否正确的算法进行同步状态的确认，如果连续三帧均正确，则同步状态确认成功，否则，同步状态确认失败。

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