JP2009094665A - 送信回路 - Google Patents
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Abstract
【課題】出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ること。
【解決手段】本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路1aであって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するシリアルデータ計数部3a、を備え、その回数を数えることにより、シリアルデータのビット位置を容易に特定可能な構成とした。
【選択図】 図1
【解決手段】本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路1aであって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するシリアルデータ計数部3a、を備え、その回数を数えることにより、シリアルデータのビット位置を容易に特定可能な構成とした。
【選択図】 図1
Description
本発明は、シリアル通信等の検証作業において、データのビット位置を特定することが可能な送信回路に関する。
従来は、デジタル回路の動作確認やデバッグ等の作業でロジックアナライザ等の測定器や波形を出力した印刷物等を用いる際に、通信の開始位置からのビットを数えることでシリアルデータのビット位置を特定していた。
また、下記特許文献1には、クロックを制御する回路の一例として、通信の前後のクロックを停止する一般的な技術が開示されている。
しかしながら、上記従来の方法では、ビットを数える時間や手間がかかること、数え間違いが生じやすいこと等の問題があった。
また、上記特許文献1に記載の技術は、通信の前後のクロックを停止する一般的な技術であって、シリアル通信において特定のビット位置を認識するための技術ではない。
本発明は、上記に鑑みてなされたものであって、出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するパルス信号出力手段、を備えることを特徴とする。
この発明によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる、という効果を奏する。
以下に、本発明にかかる送信回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
本実施の形態では、シリアルデータmビット毎にブロックパルス信号を出力する場合について説明する。以下、一例としてm=32とする。なお、本実施の形態におけるパラレルシリアル変換方法,mの値等は一例であり、他の変換方法や値を用いてもかまわない。
本実施の形態では、シリアルデータmビット毎にブロックパルス信号を出力する場合について説明する。以下、一例としてm=32とする。なお、本実施の形態におけるパラレルシリアル変換方法,mの値等は一例であり、他の変換方法や値を用いてもかまわない。
図1は、本発明にかかる送信回路の実施の形態1の構成例を示す図である。図1の送信回路1aは、パラレルシリアル変換部2と、シリアルデータ計数部3aと、シリアルクロック生成部6aとを備えている。
パラレルシリアル変換部2は、データ取り込み信号に基づいてパラレルデータをシフトレジスタ(図示せず)へ取り込む。そして、定期的に「1」となるタイミング信号に基づいてシフトレジスタ内のデータをシフトし、シフトレジスタの最下位ビット(図示のシフトレジスタ[0]に相当)をシリアルデータとして出力する。
シリアルデータ計数部3aは、タイミングカウンタ(図示せず)を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、m=32としているので、カウンタ値は「0」から「31」までの値を繰り返す。また、シリアルデータ計数部3aは、上記カウンタ値に基づいて、シリアルデータのビット位置を特定するためのブロックパルスを生成し、出力する。
シリアルクロック生成部6aは、上記タイミング信号に基づいてシリアルデータに同期したシリアルクロックを生成し、出力する。
つづいて、上記の様に構成された送信回路1aの動作を、図2を用いて説明する。図2は、送信回路1aの動作を示すタイミングチャートである。
まず、シリアルデータ計数部3aは、送信開始信号が「1」となるタイミングでタイミングカウンタを初期化する。
その後、パラレルシリアル変換部2は、データ取り込み信号が「1」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「1」となる毎にデータをシフトさせ、シフトレジスタの最下位ビットをシリアルデータとして出力する。このとき、シリアルクロック生成部6aでは、上記タイミング信号が「1」となるタイミングに合わせてシリアルクロックを出力する。
また、シリアルデータ計数部3aは、上記初期化を行った後、上記タイミング信号の「1」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「m−1(=31)」の状態でかつタイミング信号が「1」となるタイミングで「1」となり、タイミングカウンタが「0」の状態でかつタイミング信号が「1」となるタイミングで「0」となる、制御信号を生成する。さらに、シリアルデータ計数部3aは、この制御信号を1カウント分だけ遅延させたブロックパルスを生成し、出力する。
上記の動作により、ブロックパルスが「1」となるときのシリアルデータは、m(=32)の整数倍となる。したがって、本実施の形態では、ブロックパルスの「1」の数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図2のタイミングチャートでは、ブロックパルスが3回目に「1」となった時のシリアルデータのビット位置を、「m(=32)ビット×ブロックパルス回数(=3)=ビット番号96(=97ビット目)」と特定することができる。
図3は、本実施の形態の送信回路1aを用いてシリアルデータのビット番号100を探し出す場合の一例を示す図である。ここでは、3回目のブロックパルスの「1」、すなわち、ビット番号96を探し、その位置から5つ数えたところがビット番号100であることが示されている。
以上説明したように、本実施の形態によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。
実施の形態2.
実施の形態1では、データ位置を特定するためのブロックパルスを出力することで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックパルスを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。
実施の形態1では、データ位置を特定するためのブロックパルスを出力することで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックパルスを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。
本実施の形態では、シリアルデータmビット毎にシリアルクロックを停止する場合について説明する。以下、一例としてm=32とする。なお、本実施の形態におけるパラレルシリアル変換方法,mの値,シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。
図4は、本発明にかかる送信回路の実施の形態2の構成例を示す図である。図4の送信回路1bは、シリアルデータ計数部3aの代わりにシリアルデータ計数部3bを、シリアルクロック生成部6aの代わりにシリアルクロック生成部6bを備えている。なお、前述の実施の形態1と同様の構成については同一の符号を付してその説明を省略する。
シリアルデータ計数部3bは、タイミングカウンタ(図示せず)を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、m=32とし、シリアルクロックの停止期間を1ビットとしているので、カウンタ値は「0」から「32」までの値を繰り返す。また、シリアルデータ計数部3bは、上記カウンタ値に基づいて、シリアルクロック生成部6bが生成するシリアルクロックを停止させるための制御信号を生成し、シリアルクロック生成部6bに出力する。
シリアルクロック生成部6bは、上記タイミング信号に基づいて、シリアルデータに同期したシリアルクロックを生成し、出力する。この際、上記制御信号に基づいてクロックの停止制御を行う。
つづいて、上記の様に構成された送信回路1bの動作を、図5を用いて説明する。図5は、送信回路1bの動作を示すタイミングチャートである。
まず、シリアルデータ計数部3bは、送信開始信号が「1」となるタイミングでタイミングカウンタを初期化する。
その後、パラレルシリアル変換部2は、データ取り込み信号が「1」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「1」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット(図示のシフトレジスタ[0]に相当)をシリアルデータとして出力する。
また、シリアルデータ計数部3bは、上記初期化を行った後、上記タイミング信号の「1」を検出する度にタイミングカウンタをインクリメントする。そして、タイミングカウンタが「31」の状態でかつタイミング信号が「1」となるタイミングで「1」となり、タイミングカウンタが「32」の状態でかつタイミング信号が「1」となるタイミングで「0」となる、制御信号を生成する。さらに、シリアルデータ計数部3bは、この制御信号をシリアルクロック生成部6bに出力する。
また、シリアルクロック生成部6bは、上記制御信号が「0」のとき、タイミング信号が「1」となるタイミングに合わせてシリアルクロックを出力する。そして、制御信号が「1」のときは、シリアルクロックの出力を停止する。
なお、図5の例では、シリアルクロックが停止しているときのシリアルデータはシフトレジスタ[0]であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。
上記の動作により、シリアルクロックが停止され、その後、制御信号「0」でシリアルクロックが再開されたときのシリアルデータは、m(=32)の整数倍となる。したがって、本実施の形態では、シリアルクロックの停止回数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図5のタイミングチャートでは、3回にわたってシリアルクロックが停止した後に、シリアルクロックが再開したときのシリアルデータのビット位置を、「m(=32)ビット×シリアルクロック停止回数(=3)=ビット番号96」と特定することができる。
図6は、本実施の形態の送信回路1bを用いてシリアルデータのビット番号100を探し出す場合の一例を示す図である。ここでは、3回目にシリアルクロックが停止する箇所、すなわち、ビット番号96を探し、その位置から5つ数えたところがビット番号100であることが示されている。
以上説明したように、本実施の形態によれば、データ位置を特定するためにシリアルクロックを停止する構成としたので、その停止回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。
なお、本実施の形態では、一例として、タイミングカウンタが「31」の状態でかつタイミング信号が「1」となるタイミングで「1」となり、タイミングカウンタが「32」の状態でかつタイミング信号が「1」となるタイミングで「0」となる、制御信号を生成したが、これに限らず、カウンタ値を変えてシリアルクロックの停止期間を調整することにより、任意の停止期間が設定可能となる。
実施の形態3.
実施の形態2では、シリアルクロックを一定期間停止させることで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータにブロック番号を埋め込むとともに、これを認識させるための信号を出力することで、シリアルデータのビット位置を特定する。
実施の形態2では、シリアルクロックを一定期間停止させることで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータにブロック番号を埋め込むとともに、これを認識させるための信号を出力することで、シリアルデータのビット位置を特定する。
本実施の形態では、シリアルデータmビット毎にnビットのブロック番号を埋め込み、さらに、ブロックイネーブルを出力する場合について説明する。以下、一例としてm=32,n=4とする。なお、本実施の形態におけるパラレルシリアル変換方法,mやnの値,ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。
図7は、本発明にかかる送信回路の実施の形態3の構成例を示す図である。図7の送信回路1cは、実施の形態1のシリアルデータ計数部3aの代わりにシリアルデータ計数部3cを備え、さらに、実施の形態1の構成に加えて、シリアルデータ切替え部4cと、ブロック番号生成部5cとを備えている。なお、前述の実施の形態1および2と同様の構成については同一の符号を付してその説明を省略する。
シリアルデータ計数部3cは、タイミングカウンタ(図示せず)を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、m=32,n=4としているので、カウンタ値は「0」から「35」までの値を繰り返す。また、シリアルデータ計数部3cは、上記カウンタ値に基づいて制御信号を生成し、この制御信号をブロック番号生成部5cに出力する。そして、この制御信号をタイミング信号で1カウント分だけ遅延させたブロックイネーブルを生成し、出力する。
ブロック番号生成部5cは、シリアルデータのビット位置を特定するための4ビットのブロック番号を生成する。具体的には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部3cから受信する制御信号に基づき、生成したブロック番号を出力する。
シリアルデータ切替え部4cは、シリアルデータ計数部3cから受信するブロックイネーブルに基づき、パラレルシリアル変換部2から送信されるシフトレジスタの最下位ビット:シフトレジスタ[0]、またはブロック番号生成部5cから送信されるブロック番号の最下位ビット:ブロック番号[0]を、シリアルデータとして出力する。
つづいて、上記の様に構成された送信回路1cの動作を、図8を用いて説明する。図8は、送信回路1cの動作を示すタイミングチャートである。
まず、シリアルデータ計数部3cは、送信開始信号が「1」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部5cは、送信開始信号が「1」となるタイミングで、ブロック番号[3:0]に「0(=0000)」をセットする。
その後、パラレルシリアル変換部2は、データ取り込み信号が「1」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「1」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット(図示のシフトレジスタ[0]に相当)をシリアルデータ切替え部4cに出力する。このとき、シリアルクロック生成部6aは、タイミング信号が「1」となるタイミングに合わせてシリアルクロックを出力する。
また、シリアルデータ計数部3cは、上記初期化を行った後、上記タイミング信号の「1」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「31」でタイミング信号が「1」となるタイミングで「1」となり、タイミングカウンタが「35」でタイミング信号が「1」となるタイミングで「0」となる、制御信号を生成し、ブロック番号生成部5cに出力する。また、シリアルデータ計数部3cは、この制御信号をタイミング信号で1カウント分だけ遅延させたブロックイネーブルを生成し出力する。
そして、上記制御信号が「1」のとき、ブロック番号生成部5cは、タイミングカウンタが「32」のときのタイミング信号が「1」となるタイミングでブロック番号[3:0]の最下位ビット(図示のB2[0]に相当)をブロック番号[0]の1ビット目として出力する。また、タイミングカウンタが「32」〜「34」の間のタイミング信号が「1」となるタイミングでブロック番号[3:0]をシフトし、さらに、タイミングカウンタが「33」〜「35」の間のタイミング信号が「1」となるタイミングで順次最下位ビット(図示のB2[1],B2[2],B2[3]に相当)をシリアルデータ切替え部4cに出力する。また、制御信号が「1」でかつタイミングカウンタが「35」のときには、タイミング信号が「1」となるタイミングでブロック番号[3:0]をインクリメントする。
上記各部の動作により、シリアルデータ切替え部4cでは、ブロックイネーブル「0」を検出している間は、パラレルシリアル変換部2から送信されるシフトレジスタ[0]を出力し、一方で、ブロックイネーブル「1」を検出している間は、ブロック番号生成部5cから送信されるブロック番号[0]を出力する。
上記の動作により、シリアルデータには4ビットのブロック番号が埋め込まれることになる。したがって、本実施の形態では、ブロックイネーブルが「1」である間のブロック番号を読み取れば、シリアルデータのブロック位置が特定できる。たとえば、図8のタイミングチャートでは、ブロックイネーブルが「1」のときのシリアルデータは、「0010」=「2」であるため、このブロック番号の次のビットを、「m(=32)ビット×[ブロック番号(=2)+1]=ビット番号96」、と特定することができる。
図9は、本実施の形態の送信回路1cを用いてシリアルデータのビット番号100を探し出す場合の一例を示す図である。ここでは、ブロックイネーブルが「1」のときにシリアルデータが「0010」=「2」となる箇所の次のビット、すなわち、ビット番号96を探し、その位置から5つ数えたところがビット番号100であることが示されている。
以上説明したように、本実施の形態によれば、送信するシリアルデータmビット毎にビット位置を特定するためのnビットのブロック番号を挿入する構成としたので、ブロックイネーブルが「1」のときのブロック番号を読み取ることにより、シリアルデータのビット位置を容易に特定することが可能となる。
実施の形態4.
実施の形態3では、ブロック番号をシリアルデータに埋め込むことで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータmビット毎に位置を特定するブロックデータ(ブロック番号)を別の信号線から出力し、これを読み取らせることで、シリアルデータのビット位置を特定する。
実施の形態3では、ブロック番号をシリアルデータに埋め込むことで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータmビット毎に位置を特定するブロックデータ(ブロック番号)を別の信号線から出力し、これを読み取らせることで、シリアルデータのビット位置を特定する。
本実施の形態では、シリアルデータmビット毎にnビットのブロック番号を出力する場合について説明する。以下、一例としてm=32,n=4とする。本実施の形態におけるパラレルシリアル変換方法,mやnの値,ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。
図10は、本発明にかかる送信回路の実施の形態4の構成例を示す図である。図10の送信回路1dは、実施の形態3のシリアルデータ計数部3cおよびブロック番号生成部5cの代わりにシリアルデータ計数部3dおよびブロック番号生成部5dを備え、一方で、シリアルデータ切替え部4cに該当する手段を備えていない。なお、前述の実施の形態1〜3と同様の構成については同一の符号を付してその説明を省略する。
シリアルデータ計数部3dは、タイミングカウンタ(図示せず)を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、m=32としているので、カウンタ値は「0」から「31」までの値を繰り返す。また、シリアルデータ計数部3dは、上記カウンタ値に基づいてブロック番号出力のための制御信号を生成し、この制御信号をブロック番号生成部5dに出力する。
ブロック番号生成部5dは、シリアルデータのビット位置を特定するための4ビットのブロック番号を生成する。詳細には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部3dから受信する制御信号に基づき、生成したブロック番号をブロックデータの2〜5ビット目として出力する。また、ブロック番号生成部5dは、ブロックデータ出力開始を示す開始ビットをブロックデータの1ビット目として出力する。
つづいて、上記の様に構成された送信回路1dの動作を、図11を用いて説明する。図11は、送信回路1dの動作を示すタイミングチャートである。
まず、シリアルデータ計数部3dは、送信開始信号が「1」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部5dは、送信開始信号が「1」となるタイミングでブロック番号[3:0]に「0(=0000)」をセットする。
その後、パラレルシリアル変換部2は、データ取り込み信号が「1」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「1」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット(図示のシフトレジスタ[0]に相当)をシリアルデータとして出力する。このとき、シリアルクロック生成部6aは、上記タイミング信号が「1」となるタイミングに合わせてシリアルクロックを出力する。
また、シリアルデータ計数部3dは、上記初期化を行った後、上記タイミング信号の「1」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「31」の状態でかつタイミング信号が「1」となるタイミングで「1」となり、タイミングカウンタが「4」の状態でかつタイミング信号が「1」となるタイミングで「0」となる、制御信号を生成し、ブロック番号生成部5dに出力する。
ブロック番号生成部5dは、上記制御信号「1」を検出すると、タイミングカウンタが「0」のときのタイミング信号が「1」となるタイミングで、まず、ブロックデータ出力開始を示す開始ビット「1」をブロックデータの1ビット目として出力する。その後、ブロック番号生成部5dは、タイミングカウンタが「1」のときのタイミング信号が「1」となるタイミングで、ブロック番号[3:0]の最下位ビットをブロックデータの2ビット目として出力する(図示のB2[0]に相当)。また、タイミングカウンタが「1」〜「3」の間のタイミング信号が「1」となるタイミングでブロック番号[3:0]をシフトし、さらに、タイミングカウンタが「2」〜「4」の間のタイミング信号が「1」となるタイミングで順次最下位ビットをブロックデータの3〜5ビット目として出力する(図示のB2[1]→B2[2]→B2[3]に相当)。また、制御信号が「1」でかつタイミングカウンタが「4」のときには、タイミング信号が「1」となるタイミングでブロック番号[3:0]をインクリメントする。
上記の動作により、継続して「0」であったブロックデータの値が「1」となった後の4ビットを読み取ることで、シリアルデータのビット位置を特定することができる。たとえば、図11のタイミングチャートでは、ブロックデータとしてブロック番号開始ビットが出力された後の4ビットは、「0010」=「2」であるため、ブロック番号開始ビットが「1」のときのシリアルデータのビットを、「m(=32)ビット×[ブロック番号(=2)+1]=ビット番号96」、と特定することができる。
図12は、本実施の形態の送信回路1dを用いてシリアルデータのビット番号100を探し出す場合の一例を示す図である。ここでは、ブロックデータが「0」から「1」になったブロック番号開始ビットを探し、さらに、ブロック番号開始ビットの後のブロック番号が「2」=「0010」である箇所を探す。すなわち、ビット番号96(ブロック番号が「2」のときのブロック番号開始ビット「1」)を探し、その位置から5つ数えたところがビット番号100であることが示されている。
以上説明したように、本実施の形態によれば、送信するシリアルデータmビット毎に位置を特定するブロックデータを別の信号線から出力する構成としたので、このブロックデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。
実施の形態5.
実施の形態3では、シリアルデータにブロック番号を埋め込み、ブロックイネーブルに合わせてこの番号を読み取ることで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックイネーブルを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。
実施の形態3では、シリアルデータにブロック番号を埋め込み、ブロックイネーブルに合わせてこの番号を読み取ることで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックイネーブルを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。
本実施の形態では、シリアルデータmビット毎にシリアルクロックを停止し、かつnビットのブロック番号を出力する場合について説明する。以下、m=32,n=4とする。なお、本実施の形態におけるパラレルシリアル変換方法,mやnの値,ブロック番号の初回の値,シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。
図13は、本発明にかかる送信回路の実施の形態5の構成例を示す図である。図13の送信回路1eは、実施の形態3の送信回路1cと比べると、シリアルクロック生成部6aの代わりに、ブロックイネーブルによりクロック停止制御を行うシリアルクロック生成部6eを備え、ブロックイネーブルを外部に出力していない。なお、前述の実施の形態1〜4と同様の構成については同一の符号を付してその説明を省略する。
シリアルクロック生成部6eは、タイミング信号に基づいてシリアルクロックを生成し、さらに、ブロックイネーブルに基づいて、生成したシリアルクロックの出力および停止を制御する。
つづいて、上記の様に構成された送信回路1eの動作を、図14を用いて説明する。図14は、送信回路1eの動作を示すタイミングチャートである。ここでは、前述した実施の形態3と異なる動作について説明する。
本実施の形態のシリアルデータ計数部3cは、実施の形態3と同様の処理でブロックイネーブルを生成し、このブロックイネーブルを、シリアルデータ切替え部4cに加えて、さらにシリアルクロック生成部6eに対して出力する。
これにより、シリアルクロック生成部6eでは、上記ブロックイネーブルが「0」のときは、タイミング信号が「1」となるタイミングに合わせてシリアルクロックを出力し、一方で、ブロックイネーブルが「1」のときは、シリアルクロックの出力を停止する。
なお、図14の例では、シリアルクロックが停止しているときのシリアルデータはブロック番号[0]であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。
上記の動作により、シリアルクロックはシリアルデータ32ビット毎に停止し、停止期間中のシリアルデータには4ビットのブロック番号が埋め込まれている。したがって、本実施の形態では、シリアルクロックの停止期間のブロック番号を読み取れば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図14のタイミングチャートでは、3回目にシリアルクロックが停止したときのシリアルデータ(ブロック番号)が「0010(=2)」であるため、シリアルクロックが再開されたときの最初のビット位置を、「m(=32)ビット×[ブロック番号(=2)+1]=ビット番号96」、と特定することができる。
図15は、本実施の形態の送信回路1eを用いてシリアルデータのビット番号100を探し出す場合の一例を示す図である。ここでは、シリアルクロックが停止しているときのシリアルデータが「2」=「0010」である箇所の次のビットを探し、すなわち、ビット番号96を探し、その位置から5つ数えたところがビット番号100であることが示されている。
以上説明したように、本実施の形態によれば、送信するシリアルデータmビット毎に位置を特定するnビットのブロック番号を挿入し、その挿入期間についてはシリアルクロックを停止する構成としたので、シリアルクロックが停止している間のシリアルデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。
以上のように、本発明にかかる送信回路は、シリアル通信等の検証作業に有用であり、特に、シリアルデータのビット位置を特定する場合に適している。
1a,1b,1c,1d,1e 送信回路
2 パラレルシリアル変換部
3a,3b,3c,3d シリアルデータ計数部
4c シリアルデータ切替え部
5c,5d ブロック番号生成部
6a,6b,6e シリアルクロック生成部
2 パラレルシリアル変換部
3a,3b,3c,3d シリアルデータ計数部
4c シリアルデータ切替え部
5c,5d ブロック番号生成部
6a,6b,6e シリアルクロック生成部
Claims (5)
- シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するパルス信号出力手段、
を備えることを特徴とする送信回路。 - シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
シリアルクロックを停止させるためのパルス信号を、所定の間隔で生成するパルス信号生成手段、
を備え、
前記パルス信号に基づいて、前記所定の間隔でシリアルクロックを停止することを特徴とする送信回路。 - シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成し出力するイネーブル信号出力手段と、
前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
を備えることを特徴とする送信回路。 - シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成し、前記所定ビットのシリアルデータを送信する度に、ブロック番号の出力開始を示す開始ビットと送信したシリアルデータに対応するブロック番号とをブロックデータとして出力するブロックデータ出力手段、
を備えることを特徴とする送信回路。 - シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成するイネーブル信号生成手段と、
前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
を備え、
前記イネーブル信号に基づいて、前記ブロック番号出力時のシリアルクロックを停止することを特徴とする送信回路。
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-
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