JP4227860B2 - リセット回路 - Google Patents
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Description
2 クロック抽出回路
3 セレクタ
4 処理回路
11 直並列変換回路
12 一致検出回路
13 異常パルス検出回路
21 NOR回路
22 AND回路
23 遅延回路
24 OR回路
131、132、133,134 フリップフロップ
135 AND回路
Claims (6)
- 2系統のシリアルデータおよびクロックのそれぞれを入力する第1、第2の同期コード検出回路と、2系統のクロックを基に抽出したクロックを前記第1、第2の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第1、第2の同期コード検出回路から出力される検出パルスに基づいて前記2系統のシリアルデータのいずれかを選択するセレクタと、より構成されることを特徴とするリセット回路。
- 2系統のシリアルデータバスを用いて入力されたデータおよびクロックのそれぞれを入力する第1、第2の同期コード検出回路と、2系統のクロックを基に抽出したクロックを前記第1、第2の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第1、第2の同期コード検出回路から出力される検出パルスに基づいて前記2系統のシリアルデータのいずれかを選択するセレクタと、選択されたデータを処理する処理回路と、より構成されることを特徴とするリセット回路。
- 前記第1、第2の同期コード検出回路は、入力されたシリアルのデータをパラレルのデータに変換する直並列変換回路と、前記入力されたシリアルのデータに付加された同期コードと予め設定された設定コードとが一致した時に前記検出パルスを出力する一致検出回路と、前記検出パルスが連続した時にリセットパルスを前記一致検出回路に出力する異常パルス検出回路と、を備えることを特徴とする請求項1又は2記載のリセット回路。
- 前記異常パルス検出回路は、カスケード接続された複数のフリップフロップと、各フリップフロップの出力を入力し前記リセットパルスを出力するAND回路と、より構成されることを特徴とする請求項3記載のリセット回路。
- 前記異常パルス検出回路は、前記検出パルスが前記クロック抽出回路出力の2クロック分以上の所定のパルス幅を超えたときに、前記リセットパルスを出力することを特徴とする請求項3記載のリセット回路。
- 前記クロック抽出回路は、2系統の入力された第1、第2のクロックをそれぞれ入力するNOR回路およびAND回路と、前記NOR回路出力を位相シフトする遅延回路と、前記遅延回路出力と前記AND回路出力とを入力して抽出クロックを出力するOR回路と、より構成されることを特徴とする請求項1又は2記載のリセット回路。
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