JP2005045686A - リセット回路 - Google Patents

Abstract

【課題】同期確立した後のクロック停止においてもリセットをかけることができるリセット回路を提供する。
【解決手段】同期コード検出回路１Ａ、１Ｂは、シリアルの入力データをパラレル変換した後に予め設定された設定コードと比較し、一致した場合にのみ検出パルスをセレクタ３に出力する。クロック抽出回路２は、２系統のクロックがＮＯＲ回路２１およびＡＮＤ回路２２にそれぞれに入力され、ＮＯＲ回路２１出力側のみ遅延させた後にＯＲ回路２４に入力することで、片系のクロック断の場合でもクロックを抽出して同期コード検出回路１Ａ、１Ｂに出力する。セレクタ３は、同期コード検出回路１Ａ、１Ｂの内、検出パルスが出力された側の系のみ有効として、入力されたデータを選択して出力する。処理回路４は、セレクタ３で選択された系のデータを入力して受信処理を行う。
【選択図】 図１

Description

本発明は、２系統のシリアルデータバスにより送受信するデジタル無線装置の受信側に用いられるリセット回路に関し、特に同期確立した後のクロック停止においてもリセットをかけることができるリセット回路に関する。

従来のこの種のリセット回路は、１系統のデータおよびクロックをそれぞれ入力し、入力クロックを１ビットシフト制御したタイミングパルスを用いて入力データよりパルス列を取り出し、それが所定のフレームパルス列とｎ回一致した場合に同期確立と判断し、フレーム同期が確立した後に、入力クロックを制御するクロック制御回路からのクロックが一定時間断となったことを検出した場合に、クロック制御回路を初期状態に戻すことにより、誤同期に入らないようにすることとしている（例えば、特許文献１参照。）。

しかしながら、この従来技術は、シリアルデータバスを２系統設ける場合には、各々の系にクロック断検出回路を設けなければならず、回路規模が大きくなるという問題がある。

特開昭６１−２６３３３８号公報

上述した従来のリセット回路は、２系統のシリアルデータバスを設ける場合には、各々の系にクロック断検出回路を設ける必要があるため、回路規模が大きくなるという欠点がある。

本発明の目的は、このような従来の欠点を除去するため、２系統のシリアルデータバスにより送受信するデジタル無線装置の受信側において、２系統で入力されたクロックを基にクロックを抽出し、いずれかの入力クロックが断になっても誤同期の状態あるいは動作不能に陥ることなく、処理を継続して行うことができるリセット回路を提供することにある。

本発明のリセット回路は、２系統のシリアルデータおよびクロックのそれぞれを入力する第１、第２の同期コード検出回路と、２系統のクロックを基に抽出したクロックを前記第１、第２の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第１、第２の同期コード検出回路から出力される検出パルスに基づいて前記２系統のシリアルデータのいずれかを選択するセレクタと、より構成されることを特徴としている。

また、本発明のリセット回路は、２系統のシリアルデータバスを用いて入力されたデータおよびクロックのそれぞれを入力する第１、第２の同期コード検出回路と、２系統のクロックを基に抽出したクロックを前記第１、第２の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第１、第２の同期コード検出回路から出力される検出パルスに基づいて前記２系統のシリアルデータのいずれかを選択するセレクタと、選択されたデータを処理する処理回路と、より構成されることを特徴としている。

また、前記第１、第２の同期コード検出回路は、入力されたシリアルのデータをパラレルのデータに変換する直並列変換回路と、前記入力されたシリアルのデータに付加された同期コードと予め設定された設定コードとが一致した時に前記検出パルスを出力する一致検出回路と、前記検出パルスが連続した時にリセットパルスを前記一致検出回路に出力する異常パルス検出回路と、を備えることを特徴としている。

また、前記異常パルス検出回路は、カスケード接続された複数のフリップフロップと、各フリップフロップの出力を入力し前記リセットパルスを出力するＡＮＤ回路と、より構成されることを特徴としている。

また、前記異常パルス検出回路は、前記検出パルスが前記クロック抽出回路出力の２クロック分以上の所定のパルス幅を超えたときに、前記リセットパルスを出力することを特徴としている。

また、前記クロック抽出回路は、２系統の入力された第１、第２のクロックをそれぞれ入力するＮＯＲ回路およびＡＮＤ回路と、前記ＮＯＲ回路出力を位相シフトする遅延回路と、前記遅延回路出力と前記ＡＮＤ回路出力とを入力して抽出クロックを出力するＯＲ回路と、より構成されることを特徴としている。

本発明のリセット回路によれば、２系統のシリアルデータバスにより送受信するデジタル無線装置の受信側において、２系統で入力されたクロックを基に、いずれか一方の入力クロックが断になってもクロックを抽出することにより、同期コードを検出した直後にクロック断等の異常が発生した場合でも、初期状態に戻し誤同期に入らないようにすることができるという効果がある。

次に、本発明を実施するための最良の形態について図面を参照して説明する。図１は、本発明の実施の形態を示すブロック図である。

図１に示す本実施の形態は、２系統のシリアルデータおよびクロックのそれぞれを入力する同期コード検出回路１Ａ、１Ｂと、２系統のクロックを基に抽出したクロックを同期コード検出回路１Ａ、１Ｂそれぞれに出力するクロック抽出回路２と、同期コード検出回路１Ａ、１Ｂから出力される検出パルスに基づいて２系統のシリアルデータのいずれかを選択するセレクタ３と、選択されたデータを処理する処理回路４とより構成されている。

次に、本発明を実施するための最良の形態の動作について図面を参照して説明する。図２は、図１に示す同期コード検出回路の構成を示すブロック図であり、図３は、図２に示す異常パルス検出回路の構成を示すブロック図である。また、図４は、図１に示すクロック抽出回路の構成を示すブロック図である。

まず、送信側では、データを２系統のいずれか一方にのみ同期コードを付加して出力し、クロックを２系統に分配してそれぞれ出力するものとする。

受信側の同期コード検出回路１Ａ、１Ｂは、図２に示すように、直並列変換回路１１、一致検出回路１２および異常パルス検出回路１３より構成され、入力されたシリアルデータをパラレルデータに変換した後に予め設定された設定コードと比較し、一致した場合にのみ検出パルスをセレクタ３に出力する。

また、異常パルス検出回路１３は、図３に示すように、フリップフロップ１３１、１３２、１３３、１３４と、ＡＮＤ回路１３５とより構成され、検出パルスが既定の回数連続して出力された場合にリセットパルスを一致検出回路１２に出力する。

入力データに付加される同期コードは、一定のデータのブロック毎に周期的に検出されるものであり、１クロック分のパルス幅となるため、検出パルスの幅が数クロック分出力される場合には、クロック停止などによる異常と判断することができる。すなわち、同期コードを検出した直後に異常が発生した場合でも、同期コードを検出したとき出力される検出パルスのパルス幅を監視することにより、同期コード検出回路１を初期化することができる。

なお、図３はフリップフロップ（Ｆ／Ｆ）１３１〜１３４の４段構成を示しているが、異常状態を特定するための検出パルスの連続回数に応じて定めることができる。

クロック抽出回路２は、図４に示すように、ＮＯＲ回路２１、ＡＮＤ回路２２、遅延回路２３およびＯＲ回路２４より構成され、２系統のクロックがＮＯＲ回路２１およびＡＮＤ回路２２にそれぞれに入力され、ＮＯＲ回路２１出力側のみ遅延回路２３で遅延させた後に、ＯＲ回路２４に入力することでクロックを抽出する。これより、後述するように、一方の系のクロックが停止した場合にもクロックを抽出して出力することができる。従って、一方の系で同期が確立した後に、その系の入力クロックが停止した場合であっても、抽出されたクロックによりリセットを掛けることができる。

セレクタ３は、同期コード検出回路１Ａ、１Ｂの内、検出パルスが出力された側の系のみ有効として、入力されたデータ、ＤＡＴＡ−ＡまたはＤＡＴＡ−Ｂのいずれか有効な側を選択し処理回路４に出力する。

処理回路４は、セレクタ３で選択された系のデータを入力して受信処理を行う。

以上の構成により、送信側で片系にのみ出力されたデータを選択し、両系に入力されたクロックを基にクロックを抽出することにより、一方の系のクロックが断になったとしても、抽出したクロックにより同期検出回路１Ａ、１Ｂをリセットすることができる。

次に、リセット回路の動作をタイムチャートを用いて説明する。図５は、図１に示す同期コード検出回路の動作を示すタイムチャートである。また、図６は、片系のクロックが“Ｈｉｇｈ”レベルで固定された場合のタイムチャートであり、図７は、片系のクロックが“Ｌｏｗ”レベルで固定された場合のタイムチャートである。

同期コード検出回路１Ａ、１Ｂは、シリアルの入力データをパラレル変換した後に予め設定された設定コードと比較し、図５の例では、入力データに付加された同期コードが“１１１０００”の場合であり、これと一致した場合に１クロック分の検出パルスを出力する。正常時には１クロック分のパルス幅であるが、異常時には“Ｈｉｇｈ”レベルのままとなることから、パルス幅が所定の数クロック分を超えたときにリセットパルスを出力する。従って、異常パルス検出回路１３は、数クロック分のパルス幅の検出を行えばよく、これよりフリップフロップの段数を適宜選ぶことができる。

次に、同期コード検出直後にクロックが停止した場合のリセット動作について説明する。

一方のクロック（ＣＬＫ−Ａ）が、図６に示すように、検出パルスが出力された直後に“Ｈｉｇｈ”レベルで固定となった場合には、ＮＯＲ回路２１の出力が“Ｌｏｗ”レベル固定となるものの、ＡＮＤ回路２２がＣＬＫ−Ｂを出力しているため、このクロックが抽出クロックとしてＯＲ回路２４から取り出されることにより、同期コード検出回路１Ａ、１Ｂは検出パルスをリセットするリセット動作を行なうことができる。

また、一方のクロック（ＣＬＫ−Ａ）が、図７に示すように、“Ｌｏｗ”レベルで固定となった場合には、ＡＮＤ回路２２の出力が“Ｌｏｗ”レベル固定となるものの、ＮＯＲ回路２１が反転されたＣＬＫ−Ｂを出力しているため、遅延回路２３に設定された遅延時間により遅れたクロック（抽出クロック）がＯＲ回路２４から取り出されることにより、同期コード検出回路１Ａ、１Ｂは検出パルスをリセットするリセット動作を行なうことができる。

このように、クロック抽出回路２は、２系統のクロック、ＣＬＫ／ＡまたはＣＬＫ／Ｂのいずれかが停止したとしても抽出クロックを出力することにより、片系のクロック故障でも、他系のクロックが正常動作していれば、同期コードを検出し同期確立した直後であっても、検出パルスをリセットすることができるため、誤同期の状態あるいは動作不能となることはなく、処理の継続が可能となる。

また、２系統のクロックをクロック抽出回路２で共通に監視することができるため、回路の簡素化を図ることができる。

本願発明は、上述した実施例に限定されるものではなく、その要旨の範囲内で種々の変形が可能である。

本発明の実施の形態を示すブロック図である。 図１に示す同期コード検出回路の構成を示すブロック図である。 図２に示す異常パルス検出回路の構成を示すブロック図である。 図１に示すクロック抽出回路の構成を示すブロック図である。 図１に示す同期コード検出回路の動作を示すタイムチャートである。 片系のクロックが“Ｈｉｇｈ”レベルで固定された場合のタイムチャートである。 片系のクロックが“Ｌｏｗ”レベルで固定された場合のタイムチャートである。

符号の説明

１Ａ、１Ｂ 同期コード検出回路
２ クロック抽出回路
３ セレクタ
４ 処理回路
１１ 直並列変換回路
１２ 一致検出回路
１３ 異常パルス検出回路
２１ ＮＯＲ回路
２２ ＡＮＤ回路
２３ 遅延回路
２４ ＯＲ回路
１３１、１３２、１３３，１３４ フリップフロップ
１３５ ＡＮＤ回路

Claims (6)

1. ２系統のシリアルデータおよびクロックのそれぞれを入力する第１、第２の同期コード検出回路と、２系統のクロックを基に抽出したクロックを前記第１、第２の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第１、第２の同期コード検出回路から出力される検出パルスに基づいて前記２系統のシリアルデータのいずれかを選択するセレクタと、より構成されることを特徴とするリセット回路。
2. ２系統のシリアルデータバスを用いて入力されたデータおよびクロックのそれぞれを入力する第１、第２の同期コード検出回路と、２系統のクロックを基に抽出したクロックを前記第１、第２の同期コード検出回路それぞれに出力するクロック抽出回路と、前記第１、第２の同期コード検出回路から出力される検出パルスに基づいて前記２系統のシリアルデータのいずれかを選択するセレクタと、選択されたデータを処理する処理回路と、より構成されることを特徴とするリセット回路。
3. 前記第１、第２の同期コード検出回路は、入力されたシリアルのデータをパラレルのデータに変換する直並列変換回路と、前記入力されたシリアルのデータに付加された同期コードと予め設定された設定コードとが一致した時に前記検出パルスを出力する一致検出回路と、前記検出パルスが連続した時にリセットパルスを前記一致検出回路に出力する異常パルス検出回路と、を備えることを特徴とする請求項１又は２記載のリセット回路。
4. 前記異常パルス検出回路は、カスケード接続された複数のフリップフロップと、各フリップフロップの出力を入力し前記リセットパルスを出力するＡＮＤ回路と、より構成されることを特徴とする請求項３記載のリセット回路。
5. 前記異常パルス検出回路は、前記検出パルスが前記クロック抽出回路出力の２クロック分以上の所定のパルス幅を超えたときに、前記リセットパルスを出力することを特徴とする請求項３記載のリセット回路。
6. 前記クロック抽出回路は、２系統の入力された第１、第２のクロックをそれぞれ入力するＮＯＲ回路およびＡＮＤ回路と、前記ＮＯＲ回路出力を位相シフトする遅延回路と、前記遅延回路出力と前記ＡＮＤ回路出力とを入力して抽出クロックを出力するＯＲ回路と、より構成されることを特徴とする請求項１又は２記載のリセット回路。
   

Images