KR101759243B1 - 비트 에러 검출 기능을 가진 검사 및 측정 기구 - Google Patents

비트 에러 검출 기능을 가진 검사 및 측정 기구 Download PDF

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Abstract

검사 및 측정 기구는, 신호를 수신하고 디지털 데이터를 출력하도록 구성된 입력부; 기준 시퀀스를 포함하는 기준 디지털 데이터를 저장하도록 구성된 메모리; 상기 디지털 데이터에서 상기 기준 시퀀스를 검출하고 이에 응답해서 동기화 신호를 생성하도록 구성된 패턴 검출기; 상기 메모리로 하여금 상기 동기화 신호에 응답해서 상기 기준 디지털 데이터를 출력하도록 구성된 메모리 제어기; 및 상기 메모리로부터 출력된 상기 기준 디지털 데이터를 상기 디지털 데이터와 비교하도록 구성된 비교기를 포함한다.

Description

비트 에러 검출 기능을 가진 검사 및 측정 기구{TEST AND MEASUREMENT INSTRUMENT WITH BIT-ERROR DETECTION}
본 발명은 검사 및 측정 기구에 관한 것이며, 특히 비트 에러 검출 기능을 가진 검사 및 측정 기구에 관한 것이다.
오실로스코프, 논리 분석기 등과 같은 검사 및 측정 기구는 디지털 데이터를 분석하는 데 사용될 수 있다. 예를 들어, 오실로스코프는 파형, 아이 다이어그램 등을 디스플레이할 수 있다. 논리 분석기는 디지털 데이터를 디스플레이할 수 있다.
그렇지만, 디지털 데이터는 에러를 포함할 수 있는데, 이 에러는 에러없는 디지털 데이터의 나머지와 함께 디스플레이될 수도 있다.
실시예는 검사 및 측정 기구를 포함하며, 상기 검사 및 측정 기구는, 신호를 수신하고 디지털 데이터를 출력하도록 구성된 입력부; 기준 시퀀스를 포함하는 기준 디지털 데이터를 저장하도록 구성된 메모리; 상기 디지털 데이터에서 상기 기준 시퀀스를 검출하고 이에 응답해서 동기화 신호를 생성하도록 구성된 패턴 검출기; 상기 메모리로 하여금 상기 동기화 신호에 응답해서 상기 기준 디지털 데이터를 출력하도록 구성된 메모리 제어기; 및 상기 메모리로부터 출력된 상기 기준 디지털 데이터를 상기 디지털 데이터와 비교하도록 구성된 비교기를 포함한다.
다른 실시예는 방법을 포함하며, 상기 방법은, 신호로부터 디지털 데이터를 수신하는 단계; 상기 디지털 데이터의 시퀀스와 기준 디지털 데이터의 시퀀스를 매칭시키는 단계; 상기 매칭에 응답해서 동기화 신호를 생성하는 단계; 상기 동기화 신호에 응답해서 상기 기준 디지털 데이터를 출력하는 단계; 및 출력된 기준 디지털 신호와 상기 기준 디지털 데이터를 비교하는 단계를 포함한다.
도 1은 실시예에 따른 검사 및 측정 기구의 비트 에러 검출기에 대한 블록도이다.
도 2는 도 1의 비교기의 예에 대한 블록도이다.
도 3은 실시예에 따른 비교기에의 데이터 입력의 예에 대한 블록도이다.
도 4는 도 1의 에러 검출기의 예에 대한 블록도이다.
도 5는 실시예에 따른 검사 및 측정 기구에 대한 블록도이다.
실시예는 검사 및 측정 기구 및 디지털 데이터 에러 비트 에러를 검출할 수 있는 기술을 포함한다. 상세히 후술되는 바와 같이, 일실시예에서, 검출된 에러를 분석하여 데이터 등의 획득에 사용한다.
도 1은 실시예에 따른 검사 및 측정 기구의 비트 에러 검출기에 대한 블록도이다. 검사 및 측정 기구(10)는 임의의 다양한 기구일 수 있다. 예를 들어, 검사 및 측정 기구(10)는 오실로스코프, 논리 분석기, 네트워크 분석기 등일 수 있다. 본 실시예에서는, 검사 및 측정 기구(10)는 입력부(12), 상기 입력부(12)에 연결된 패턴 검출기(16), 메모리(18), 상기 입력부(12)에 연결된 비교기(24), 및 상기 비교기(24)에 연결된 에러 검출기(26)를 포함한다.
입력부(12)는 신호를 수신하고 디지털 데이터(14)를 출력하도록 구성되어 있다. 일실시예에서, 신호는 상기 디지털 데이터(14)를 나타내는 아날로그 신호일 수 있다. 예를 들어 입력부(12)는 클록 및 데이터 복구 회로(CDR: clock and data recovery circuit)를 포함할 수 있다. CDR은 상기 신호에서 인코딩된 디지털 데이터(14)를 복구할 수 있다. 다른 실시예에서, 입력부(12)는, 상기 신호를, 상기 신호의 디지털 표시로 변환하도록 구성된 아날로그/디지털 변환기를 포함할 수 있다. 부가의 회로가 상기 디지털 신호를 디지털 데이터(14)로 변환할 수 있다. 즉, 상기 신호 내에서 인코딩된 디지털 데이터(14)를 복구할 수 있는 임의의 회로가 입력부(12)로서 사용될 수 있다.
디지털 데이터(14)는 다양한 포맷으로 표시될 수 있다. 예를 들어, 디지털 데이터(14)는 직렬 데이터 또는 병렬 데이터일 수 있다. 디지털 데이터(14)는 자신과 관련된 부가적인 정보, 신호 등을 포함할 수 있다. 예를 들어, 전술한 바와 같이, 입력부(12)는 CDR일 수 있다. 그러므로 디지털 데이터(14)는 복구된 클록을 포함할 수 있다. 다른 예에서, 디지털 데이터(14)는 프레임 에러와 같은 프레밍 정보(framing information), 불법 8B/10B 코드 시퀀스와 같은 불법 코드 정보, 동기화 손실 정보 등을 포함할 수 있다. 디지털 데이터(14)와 함께 이러한 정보가 포함될 수 있다. 다른 예에서, 디지털 데이터(14)는 CDR로부터 리타임된(retimed) 역다중화 데이터일 수 있다.
메모리(18)는 임의의 다양한 메모리일 수 있다. 예를 들어, 메모리(18)는 다이내믹 메모리, 스태틱 메모리, 리드-온리 메모리, 랜덤-액세스 메모리 등일 수 있다. 메모리(18)는 기준 시퀀스를 포함하는 기준 디지털 데이터를 저장하도록 구성될 수 있다. 예를 들어, 상기 기준 디지털 데이터는 의사 난수 비트 시퀀스(pseudorandom bit sequence)일 수 있다. 기준 시퀀스는 의사 난수 패턴의 길이에 적절한 특별한 일련의 1 또는 일련의 0일 수 있다. 다른 예에서, 기준 디지털 데이터는 사용자-정의 패턴, 산업 표준 패턴 등일 수 있다. 기준 시퀀스는 전체 반복 패턴 내에서 고유한 데이터의 임의의 시퀀스일 수 있다. 따라서, 후술되는 바와 같이, 기준 시퀀스는 에러 검출을 정렬하는 데 사용될 수 있다.
메모리(18)는 메모리 제어기(19)를 포함할 수 있다. 메모리 제어기(19)는 메모리(18)로 하여금 동기화 신호(20)에 응답해서 기준 디지털 데이터(22)를 출력하도록 구성될 수 있다. 일실시예에서, 메모리 제어기(19)는 메모리(18)와 통합될 수 있다. 그렇지만, 다른 실시예에서는, 메모리 제어기(19)는 메모리(18)와 별도일 수 있다. 예를 들어, 메모리 제어기(19)는 검사 및 측정 기구(10)의 제어 시스템의 일부일 수 있다.
패턴 검출기(16)는 디지털 데이터(14)의 기준 시퀀스를 검출하고 그 응답으로 동기화 신호(20)를 생성하도록 구성될 수 있다. 일실시예에서, 패턴 검출기(16)는 트리거링 시스템의 일부일 수 있다. 예를 들어, 트리거링 시스템은 디지털 데이터(14) 내의 문자(character), 비트 시퀀스, 얼라인먼트 정보 등을 검출하도록 구성될 수 있다. 기준 시퀀스는 검출될 수 있는 디지털 데이터(14) 내의 패턴의 예이다. 패턴 검출기(16)를 다른 회로의 일부로서 설명하였으나, 패턴 검출기(16)는 트리거링 회로(24)에 대한 입력부와 같이 다른 시스템들과는 별도일 수 있다.
패턴 검출기(16)는 동기화 신호(20)를 출력하도록 구성될 수 있다. 동기화 신호(20)는 단일의 신호 또는 복수의 신호일 수 있다. 예를 들어, 동기화 신호(20)는 디지털 데이터(14) 내의 기준 시퀀스의 얼라인먼트와 관련된 정보를 포함할 수 있다. 디지털 데이터(14)는 복수의 비트 와이드(bit wide)일 수 있다. 동기화 신호(20)는 기준 시퀀스가 어느 비트에서 시작하는 지를 나타내는 표시를 포함할 수 있다. 다른 예에서, 8B/10B 인코딩과 같이, 디지털 데이터(14)는 10 비트 블록으로 그룹화될 수 있다. 기준 시퀀스는 이러한 블록들 중 하나 이상을 더 확장할 수 있다. 동기화 신호(20)는 디지털 데이터(14)의 블록 중 어느 블록이 기준 시퀀스를 포함하는 지를 나타내며, 그 블록은 기준 시퀀스의 개시 등을 가진다.
일실시예에서, 동기화 신호(20)에 응답해서, 메모리(18)는 기준 디지털 데이터(22)를 출력하도록 구성될 수 있다. 이러한 기준 디지털 데이터(22)의 출력은, 비교기(24)에 출력되는 상기 기준 디지털 데이터(22)가 상기 디지털 데이터(14)에서 예상되는 데이터가 될 수 있도록, 디지털 데이터(24)에 적절하게 정렬될 수 있다. 기준 시퀀스가 동기화 신호를 생성한 것이 될 수 있을지라도, 기준 시퀀스는 메모리(18)로부터 출력된 기준 디지털 데이터(22)의 개시가 될 수 있지만 되지 않을 수도 있다. 예를 들어, 기준 시퀀스를 인식한 이후에 시간이 경과했을 수 있다. 기준 디지털 데이터(22)의 출력은, 기준 시퀀스가 디지털 데이터(14)에 더 이상 존재하지 않더라도 적절한 기준 디지털 데이터(22)가 현재 예상된 디지털 데이터(14)에 대응해서 출력되도록, 적절하게 제어될 수 있다. 일실시예에서, 동기화 신호(20)는 이러한 오프셋을 반영할 수 있다.
비교기(24)는 메모리로부터 출력된 기준 디지털 데이터(22)와 디지털 데이터(14)를 비교하도록 구성될 수 있다. 이러한 비교는 다양한 방식으로 수행될 수 있다. 일실시예에서, 비교기(24)는 기준 디지털 데이터(22)의 비트과 디지털 데이터(14)의 비트를 병렬로 비교하도록 구성될 수 있다. 비교기(24)의 출력은, 디지털 데이터(14)의 관련 비트가 기준 디지털 데이터(22)와 일치하는 지를 나타내는 병렬 데이터일 수 있다.
비교기(24)의 출력은 에러 검출기(26)에 제공될 수 있다. 에러 검출기(26)은 비교(28)에 응답해서 디지털 데이터에 대한 다양한 분석을 수행하도록 구성될 수 있다. 예를 들어, 상세히 후술되는 바와 같이, 에러 검출기(26)는 어느 비트가 에러인지를 표시하고, 에러의 수를 카운트하고, 하나 이상의 에러 비트의 위치를 표시하며, 에러 레이트 등을 표시하도록 구성될 수 있다. 이러한 정보는 에러 신호(22)에서 표시될 수 있다.
또한, 검사 및 측정 기구(10)는 에러 검출기(26)에 연결된 듀레이션 카운터(duration counter)(27)를 포함할 수 있다. 지속 기간 카운터(27)는 에러 검출기(26)를 리셋하고, 에러 검출기(26)가 작동하도록 구성될 수 있다. 듀레이션 카운터는 또한 타임 듀레이션(time duration)을 출력하도록 구성될 수 있다. 따라서, 경과 시간을 사용하여 에러 레이트를 계산하고, 일정 시간 동안 에러 검출을 통제(gate)할 수 있다.
다른 실시예에서, 듀레이션 카운터(26)는 일련의 경과 비트(elapsed bit)를 카운트하도록 구성될 수 있다. 예를 들어, 듀레이션 카운터(26)는 디지털 데이터(14)를 수신하도록 구성될 수 있다. 다른 실시예에서, 듀레이션 카운터(26)는 디지털 데이터(14)와 관련된 클록 신호를 수신하도록 구성될 수 있다. 그러므로 듀레이션 카운터(26)는 경과 비트의 수를 결정할 수 있다. 따라서, 경과 비트 당 에러 비트와 같은 에러 레이트를 계산할 수 있다.
또한, 듀레이션 카운터(26)는 디지털 데이터(14)와 관련된 임의의 스팬(span)을 측정하도록 구성될 수 있다. 즉, 전술한 바와 같이, 비트이 시간 및 수는 에러에 대한 분석에서 사용될 수 있다. 그렇지만, 다른 인자들도 사용될 수 있는데, 예를 들어 프레임의 수, 코드 워드의 수 등이 사용될 수 있다.
에러 신호(32) 및 동기화 신호(20)는 선택기(30)에 입력될 수 있다. 선택기(30)는 에러 신호(32), 동기화 신호(20), 또는 다른 신호들 중에서 선택될 수 있도록 구성될 수 있다. 선택된 신호(36)는 트리거링 회로(34)에 입력될 수 있다. 패턴 검출기(16)로부터의 동기화 신호(20)를 선택기(30)에 대한 입력으로서 설명하였으나, 동기화 신호(20) 및/또는 에러 신호(32)는 다른 신호들 중에서의 선택 없이 트리거 회로(34)에 공급될 수 있다.
따라서, 에러 신호(32)를 트리거 회로(34)에서 이용할 수 있을 때, 검사 및 측정 기구(10)의 획득(qcauisition)은 에러 신호(32)에 응답해서 트리거링될 수 있다. 예를 들어 이러한 획득은 신호 에러, 일련의 에러, 디지털 데이터(14) 내의 특별한 위치 등에 따라 트리거링될 수 있다. 그 결과, 사용자는 디지털 데이터(14)의 에러가 발생한 부분에 주목할 수 있다.
일실시예에서, 기준 디자타이즈된 데이터는 사용자 정의 디지털 데이터일 수 있다. 메모리(18)에 대한 점선 입력으로 도해된 바와 같이, 입력부(12)으로부터 수신된 디지털 데이터(14)는 메모리(18)에 대한 입력일 수 있다. 따라서, 디지털 데이터(14)는 메모리(18)에 저장될 수 있다. 그러므로 그 저장된 디지털 데이터(14)는 기준 디지털 데이터(22)로서 사용될 수 있다.
그 결과, 기준 디지털 데이터(22)는 미리 정의된 시퀀스, 알고리즘에 의해 생성된 시퀀스 등에 제한되지 않는다. 기준 디지털 데이터는 사용자가 적절한 기준 시퀀스를 원하는 임의의 데이터 시퀀스가 될 수 있다. 사용자 디지털 데이터가 메모리(18)에 저장되면, 기준 시퀀스는 식별될 수 있다. 예를 들어, 사용자는 패턴 내의 시퀀스의 어드레스를 제공할 수 있고, 사용자는 메모리 제어기(19) 또는 그외의 프로세서가 그 저장된 사용자 디지털 데이터에서 찾아낼 수 있는 고유의 시퀀스를 식별하며, 메모리 제어기(19)는 사용자 디지털 데이터 등에서 고유한 시퀀스를 검색할 수 있다. 그러므로 이러한 기준 시퀀스는, 새롭게 입력된 디지털 데이터(14)와 사용자 디지털 데이터와의 후속의 비교를 위해, 패턴 검출기(16)에 제공될 수 있다.
도 2는 도 1의 비교기의 예에 대한 블록도이다. 본 실시예에서, 비교기(24)는 복수의 개별 비교기(46)를 포함한다. 비교기(46) 각각은 기준 디지털 데이터(22) 및 디지털 데이터(14)의 서브세트를 수신하도록 구성되어 있다. 예를 들어, 서브세트(40, 42, 44)는 디지털 데이터(44)의 상이한 부분들을 나타낸다. 상세히 후술될 바와 같이, 서브세트(40, 42, 44)는 디지털 데이터(14)의 동일한 타임 슬라이스로부터 나온 것일 수 있지만 그렇지 않을 수도 있다.
비교기(46)의 출력은 선택기(48)에 결합될 수 있다. 선택기는 비교기(24)의 출력(28)을 위해 비교기(46)의 출력 중에서 선택하도록 구성될 수 있다. 그러므로 선택된 비교는 디지털 데이터(14)와 관련된 복수의 위치 중 임의의 위치에서 일어날 수 있다. 일실시예에서, 기준 디지털 데이터(22)의 출력을 전술한 바와 같이 비교기(24)에서 예상 디지털 데이터(14)와 정렬되는 것으로 설명하였으나, 디지털 데이터(14)의 블록들의 입도(granularity)는, 동시에 제공되지 않는 디지털 데이터(14)의 기준 시퀀스 스패닝 부분들(reference sequence spanning portions)일 수 있다.
도 3은 실시예에 따른 비교기에 대한 데이터 입력의 예에 대한 블록도이다. 실시예에서, 각각의 블록(52)은 8B/10B 인코딩된 시퀀스의 10 비트의 시퀀스일 수 있다. 기준 시퀀스(54)의 얼라인먼트는 입력부(12)에 의해 수신된 신호의 상대적 위상에 따라 다를 수 있다. 특별한 블록(52) 내에서의 얼라인먼트는 미리 정해질 수 있다. 예를 들어, 8B/10B 인코딩된 데이터를 수신할 수 있는 입력부(12)는 디지털 데이터(14)의 출력을 블록(52)에 정렬하도록 구성될 수 있다. 그렇지만, 본 예에서 기준 시퀀스(54)는 4 블록(52)을 스팬한다. 기준 시퀀스(54)는 임의의 한 블록(52)에서 시작할 수 있기 때문에, 일련의 블록(52)은 병렬로 제공될 수 있으므로, 기준 시퀀스(54)의 시작 블록(52)에 관계없이, 전체적인 기준 시퀀스(54)는 제공된 블록 수 내에서 나타나게 될 것이다.
본 예에서, 비교기(24)에 유용할 수 있는 디지털 데이터(50)는 7 블록(52) 와이드(wide)이다. 즉, 입력으로부터의 디지털 데이터(14)가 일반적으로 4 블록 와이드인 경우, 추가의 3개의 블록이 버퍼링되거나, 지연될 수 있어서, 이전에 입력된 디지털 데이터(14)가 현재의 디지털 데이터(14)와 실질적으로 동시에 제공될 수 있다. 이러한 버퍼링 및 지연 등은 비교기(24), 입력부(12)에서 원하는 바에 따라 수행될 수 있다.
본 예에서, 기준 시퀀스(54)는 4 블록(52) 길이이다. 기준 시퀀스(54)는 1 블록씩 디지털 데이터(50)예써 오프셋을 나타낸다. 기준 시퀀스(54)가 4개의 블록(52)을 가지는 경우, 전술한 바와 같은 디지털 데이터(14)의 폭과 마찬가지로, 기준 시퀀스(52)는 임의의 길이를 가질 수 있다.
일실시예에서, 도 6으로부터 비교기(46)의 수는 4일 수 있다. 각각의 비교기(46)는 디지털 데이터(50)의 대응하는 부분을 입력으로서 가질 수 있다. 예를 들어, 제1 비교기(46)는 블록(52-1 내지 52-4) 입력을 디지털 데이터(50)의 일부로서 가질 수 있다. 제2 비교기(46)는 블록(52-2 내지 52-5) 입력을 대응하는 부분으로서 가질 수 있다. 제3 비교기(46)는 블록(52-3 내지 52-6) 입력을 대응하는 부분으로서 가질 수 있다. 제4 비교기(46)는 블록(52-4 내지 52-7) 입력을 대응하는 부분으로서 가질 수 있다.
본 예에서, 기준 시퀀스(54)는 블록(52-2 내지 52-4)과 정렬된 디지털 데이터(50)에 포함된다. 그러므로 제2 비교기(46)의 출력은 다른 비교기의 출력이 적절한 출력이 되지 않는 동안에 적절한 출력일 수 있다. 도 2를 다시 참조하면, 선택기(48)의 선택은 동기화 신호(20)에 응답해서 이루어질 수 있다. 전술한 바와 같이, 동기화 신호(20)는 디지털 데이터(14)와 기준 시퀀스와의 얼라인먼트와 관련된 정보를 가질 수 있다. 즉, 동기화 신호(20)는 블록(52-2 내지 52-5)이 비교을 위해 사용되기에 적절한 블록임을 표시할 수 있다.
일실시예에서, M+N-1 블록(52)이 제공될 수 있으며, 여기서 M은 기준 시퀀스의 블록 길이이고 N은 디지털 데이터(14)의 블록 폭이다. 예를 들어, 블록 길이가 4이고 디지털 데이터(14) 블록 폭이 4인 기준 시퀀스(54)에 있어서, 비교기(24)에 제공된 디지털 데이터(50)는 7개의 블록(52)을 포함할 수 있다. 기준 시퀀스가 나타날 수 있는 7개의 블록(52)에서 4개의 위치가 존재할 때 4개의 비교기(46)가 사용될 수 있는데, 그러므로 디지타이드된 데이터(14)에 대한 기준 디지털 데이터(22)의 얼라인먼트를 나타낸다. 다른 예에서, 디지털 데이터(14) 블록 폭이 2이고 기준 시퀀스(54)가 4인 경우, 디지털 데이터(50)은 5개의 블록(52)을 포함할 수 있다.
또한, 10 비트 와이드인 것으로서 해서 블록(52)에 대해 서술하였으나, 블록(52)은 1 비트 와이드를 포함한 어떠한 폭도 가질 수 있다. 또한, 실시예에서, 비교기(46)의 수는 디지털 데이터(14)의 블록 폭과 같을 수 있다. 즉, 디지털 데이터(14)의 각각의 블록(52)은 기준 시퀀스의 시작을 포함할 후 있다.
디지털 데이터(14)와 기진 디지털 데이터(22)와의 얼라인먼트를 논의하는 데 기준 시퀀스를 사용하였으나, 기준 시퀀스는 도해(illustration)의 용도로만 사용되었다. 출력되는 기준 디지털 데이터(22)의 시퀀스가 무엇이든 간에 디지털 데이터(14)와 비교될 수 있다. 즉, 기준 시퀀스는 디지털 데이터(14) 내의 고유한 시퀀스의 얼라인먼트를 논의하는 데 사용될 수 있다.
도 4는 도 1의 에러 검출기의 예에 대한 블록도이다. 본 실시예에서, 비교기(24)의 출력(28)을 분석하는 데 다양하게 상이한 회로를 사용한다. OR 게이트(60)는 출력(28)의 신호들을 결합한다. 예를 들어, 출력(28)은, 디지털 데이터(14)의 대응하는 비트에서 에러가 발생하였는지를 각각의 비트가 나타내는 병렬 출력일 수 있다. 출력(28)은 단일의 에러 신호(66)로 결합될 수 있다.
다른 예에서는, 에러의 수를 카운트할 수 있다. 예를 들어, 에러 번호 디코더(62)는 출력(28)을 번호로 디코딩할 수 있다. 에러 번호 디코더(62)는 40 비트 와이드 비교 출력(28)을 수신하고, 출력(28)을 적어도 6 비트 와이드 번호 68로 변환하여 40 비트-에러까지 수용할 수 있다.
다른 예에서는, 에러의 로케이션(location)을 디코딩할 수 있다. 에러 위치 디코더(64)는 비교 출력(28)에서 에러의 위치를 식별하도록 구성될 수 있다. 예를 들어, 에러 위치(70)는 비교 출력(27)의 40 입력 비트 중 어느 비트에 에러가 위치하고 있는지를 표시할 수 있다. 예에서는 하나의 에러가 사용되었지만, 에러 위치 디코더(64)는 복수의 에러의 위치를 식별할 수 있다.
에러 검출기(26) 및 에러 검출기(26)의 위치에 대한 예를 비교기(24)와는 별개로 설명하였으나, 에러 검출기(26)의 회로를 비교기(24)와 결합할 수도 있다. 예를 들어, 에러 위치 디코더(64)가 동기화 신호(20)도 입력으로서 사용하여 디지털 데이터(14)의 어느 비트에 에러가 존재하는지를 식별할 수 있다. 게다가, 복수의 에러 분석 회로를 설명하였으나, 하나 이상의 임의의 조합을 원하는 대로 에러 검출기(26)에서 사용할 수 있다.
도 5는 실시예에 따른 검사 및 측정 기구에 대한 블록도이다. 본 실시예에서, 검사 및 측정 기구(100)는 입력 신호(102)를 수신하도록 구성되어 있다. 디지타이저(104)는 입력부(101)에 결합되어 입력 신호(102)를 디지털 신호(106)로 디지타이징하도록 구성되어 있다. 이 디지털 신호(106)를 획득 회로(108)가 획득한다. 실시예에서, 입력부(101), 디지타이저(104), 및 획득 회로(108)는 오실로스코프, 논리 분석기 등의 채널일 수 있다.
또한, 검사 및 측정 기구(100)는 데이터 복구 회로(110)를 더 포함할 수 있다. 데이터 복구 회로(110)는 입력 신호(102)에서 인코딩된 디지털 데이터(112)를 복구할 수 있다. 디지타이저(104) 및 데이터 복구 회로(110) 모두는 입력 신호(102)를 그럭저럭(in some fashion) 디지타이징하지만, 다양한 디지타이제이션 동작(digitiazation operation)을 수행할 수 있다. 예를 들어, 디지타이저(104)는 오실로스코프의 10 비트 아날로그/디지털 변환기일 수 있다. 그러므로 디지털 신호(106)는 아날로그 입력 신호(102)의 디지털 버전이다. 대조적으로, 데이터 복구 회로(11)는 아날로그 입력 신호(102)에서 인코딩된 데이터를 복구할 수 있다.
데이터 복구 회로(110)는 다양한 회로일 수 있다. 예를 들어, 전술한 입력 신호(102)와 마찬가지로, 데이터 복구 회로는 클록 및 데이터 복구 회로(CDR), QAM(quadrature amplitude modulation) 또는 FM(frequency modulation)과 같은 복조기, 광 수신기이거나, 또는 입력 신호(102) 내에서 인코딩된 디지털 데이터를 복구할 수 있는 임의의 다른 회로일 수 있다.
그 결과, 복구된 디지털 데이터(112)는 비트 에러 트리거(114)에 제공될 수 있다. 비트 에러 트리거(114)는 전술한 비트 에러 트리거 시스템일 수 있다. 획득 회로(108)의 획득은 비트 에러 트리거에 응답해서 트리거링될 수 있다. 그러므로 하나의 포맷 예를 들어 디지털 아날로그 신호 포맷에서의 데이터의 표현은 비트 에러에 응답해서 또는 입력 신호(102) 내에서 인코딩된 임의의 다른 결과적인 정보에 응답해서 획득될 수 있다.
획득 회로(108)의 획득을 트리거링하는 것으로서 비트 에러 트리거(114)를 설명하였으나, 비트 에러 트리거(114)와 다른 트리거 회로를 결합하여 사용할 수도 있다. 따라서, 비트 에러는 임의의 간단한 또는 복잡한 트리거 식에 통합될 수 있다.
특별한 실시예를 설명하였으나, 본 발명의 원리는 이러한 실시예들에 제한되지 않는다는 것은 이해할 수 있을 것이다. 이하의 청구의 범위에 개시된 바와 같은 본 발명의 원리를 벗어남이 없이 변형 및 수정이 이루어질 수 있다.

Claims (20)

  1. 검사 기구에 있어서,
    신호를 수신하여 디지털 데이터를 출력하도록 구성된 입력부;
    기준 시퀀스를 포함하는 기준 디지털 데이터를 저장하도록 구성된 메모리;
    상기 디지털 데이터에서 상기 기준 시퀀스를 검출하고 이러한 검출에 응답해서 동기화 신호를 생성하도록 구성된 패턴 검출기;
    상기 메모리로 하여금 상기 동기화 신호에 응답해서 상기 기준 디지털 데이터를 출력하게 하도록 구성된 메모리 제어기;
    상기 메모리로부터 출력된 상기 기준 디지털 데이터를 상기 디지털 데이터와 비교하도록 구성된 비교기;
    상기 비교기에 응답해서 상기 디지털 데이터에서 비트 에러를 검출하도록 구성된 에러 검출기; 및
    상기 에러 검출기의 출력과 상기 동기화 신호 사이에서 선택하도록 구성된 선택기를 포함하는 검사 기구.
  2. 제1항에 있어서,
    상기 비교기를 제1 비교기라 할 때,
    상기 제1 비교기는,
    상기 기준 디지털 데이터와 상기 디지털 데이터의 서브세트를 비교하도록 각각 구성된 복수의 제2 비교기; 및
    상기 제1 비교기의 출력을 위해 상기 복수의 제2 비교기의 출력 중에서 선택하도록 구성된 선택기
    를 포함하는, 검사 기구.
  3. 제2항에 있어서,
    상기 기준 시퀀스는 M개의 블록으로 저장되고,
    상기 디지털 데이터는 N개의 블록의 블록 폭을 가지고,
    상기 제1 비교기는 M+N-1개의 블록의 상기 디지털 데이터를 수신하도록 구성되며,
    상기 제1 비교기는 N개의 제2 비교기를 포함하는, 검사 기구.
  4. 제1항에 있어서,
    상기 에러 검출기는 또한 상기 비교기에 응답해서 상기 디지털 데이터에서 비트 에러의 위치를 식별하도록 구성된, 검사 기구.
  5. 제1항에 있어서,
    상기 에러 검출기는 또한 상기 비교기에 응답해서 상기 디지털 데이터의 일부에서 비트 에러의 수를 식별하도록 구성된, 검사 기구.
  6. 제1항에 있어서,
    상기 비교기에 응답해서 상기 신호의 획득을 트리거링하도록 구성된 트리거 회로를 더 포함하는 검사 기구.
  7. 제1항에 있어서,
    상기 메모리는 상기 디지털 데이터를 상기 기준 디지털 데이터로서 저장하도록 구성될 수 있는, 검사 기구.
  8. 검사 방법으로서,
    신호에 인코딩되어 있는 디지털 데이터를 수신하는 단계;
    상기 디지털 데이터에서 기준 시퀀스를 검출하는 단계;
    상기 검출에 응답해서 동기화 신호를 생성하는 단계;
    상기 동기화 신호에 응답해서 상기 기준 시퀀스를 포함하여 기준 디지털 데이터를 출력하는 단계;
    출력된 기준 디지털 신호와 상기 디지털 데이터를 비교하는 단계;
    상기 출력된 기준 디지털 신호와 상기 디지털 데이터를 비교하는 것에 응답해서 에러 검출기에 의해 상기 디지털 데이터에서 비트 에러를 식별하는 단계; 및
    상기 에러 검출기의 출력과 상기 동기화 신호 사이에서 선택하는 단계
    를 포함하는 검사 방법.
  9. 제8항에 있어서,
    상기 출력된 기준 디지털 신호와 상기 디지털 데이터를 비교하는 것에 응답해서 상기 신호의 획득을 트리거링하는 단계를 더 포함하는 검사 방법.
  10. 삭제
  11. 제8항에 있어서,
    사용자 디지털 데이터를 상기 기준 디지털 데이터로서 기록하는 단계를 더 포함하는 검사 방법.
  12. 제11항에 있어서,
    상기 사용자 디지털 데이터의 고유한 시퀀스를 상기 기준 디지털 데이터의 시퀀스로서 식별하는 단계를 더 포함하는 검사 방법.
  13. 제8항에 있어서,
    상기 기준 디지털 데이터의 시퀀스와 상기 디지털 데이터와의 얼라인먼트를 검출하는 단계; 및
    상기 얼라인먼트의 검출에 응답해서 동기화 신호를 생성하는 단계
    를 더 포함하는 검사 방법.
  14. 제12항에 있어서,
    상기 방법은 복수의 비교기의 출력 중에서 한 출력을 에러 신호로서 선택하는 단계를 더 포함하며,
    상기 복수의 비교기 각각은 상기 기준 디지털 데이터와 상기 디지털 데이터를 비교하도록 구성되어 있는, 검사 방법.
  15. 검사 기구에 있어서,
    아날로그 입력 신호를 수신하도록 구성된 입력부;
    상기 입력부에 결합되어, 상기 아날로그 입력 신호를 수신 및 디지털화하고 상기 아날로그 입력 신호의 디지털 표현을 생성하도록 구성된 디지타이저;
    상기 디지타이저에 결합되어, 상기 아날로그 입력 신호의 디지털 표현을 획득하도록 구성된 획득 회로;
    상기 디지타이저와 상기 획득 회로를 불포함하는 경로를 통해 상기 입력부에 결합되어 있고, 상기 아날로그 입력 신호에 인코딩된 디지털 신호를 복구하도록 구성된 데이터 복구 회로; 및
    상기 데이터 복구 회로에 결합되어, 복구된 디지털 데이터에서의 비트 에러의 검출에 응답해서 상기 획득 회로의 획득을 트리거링하도록 구성된 비트 에러 트리거 회로를 포함하고,
    상기 비트 에러 트리거 회로는:
    상기 복구된 디지털 데이터에서 기준 디지털 데이터의 기준 시퀀스를 식별하고 이러한 식별에 응답하여 동기화 신호를 생성하도록 구성된 패턴 검출기;
    상기 패턴 검출기에 의한 상기 동기화 신호의 생성에 응답하여 기준 디지털 데이터를 저장하고 상기 기준 디지털 데이터를 출력하도록 구성된 메모리; 및
    상기 디지털 데이터와 출력된 기준 디지털 데이터를 비교하고 이러한 비교에 응답하여 비교 신호를 생성하도록 구성된 비교기
    를 포함하는 검사 기구.
  16. 제15항에 있어서,
    상기 비트 에러 트리거 회로는, 상기 비교기에 결합되어 있고 상기 비교기에 의해 생성되는 비교 신호에 응답해서 상기 디지털 데이터에서 비트 에러의 위치를 식별하도록 구성된 에러 검출기를 더 포함하는, 검사 기구.
  17. 제16항에 있어서,
    상기 비트 에러 트리거 회로는 상기 비교기의 출력과 상기 패턴 검출기의 출력 중에서 선택하도록 구성된 선택기를 더 포함하는, 검사 기구.
  18. 삭제
  19. 삭제
  20. 삭제
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