JP5699402B2 - 試験測定機器及び方法 - Google Patents

Description

本発明は、一般に試験測定機器に関し、特にビット・エラー検出を行う試験測定機器に関する。

オシロスコープ、ロジック・アナライザなどの試験測定機器を用いてデジタル化データを分析できる。例えば、オシロスコープは、波形、アイ・ダイアグラムなどを測定できる。ロジック・アナライザは、デジタル化データを表示できる。しかし、デジタル化データには、エラーが含まれることがあり、これらエラーは、残りのエラーのないデジタル化データと共に表示される。

特開２００９−１２４７０１号公報

そこで、ビット・エラーを検出できる試験測定機器が望まれている。

上述の課題を解決するための本発明の態様は、次の通りである。
（１）入力信号を受け、デジタル化データを出力する入力手段と；基準シーケンスを含むデジタル化基準データを蓄積するメモリと；上記デジタル化データから上記基準シーケンスを検出し、それに応じて同期信号を発生するパターン検出器と；上記メモリが上記同期信号に応答して上記デジタル化基準データを出力するように制御するメモリ制御器と；上記メモリからの上記デジタル化基準データを上記デジタル化データと比較する比較器とを具えた試験測定機器。
（２）上記比較器である第１比較器は；各々がデジタル化基準データを上記デジタル化データのサブセットと比較する複数の第２比較器と；該第２比較器の出力から選択をして上記第１比較器の出力とする選択器を具える態様１の試験測定機器。
（３）上記基準シーケンスがＭブロックに蓄積され；上記デジタル化データのブロック幅がＮブロックであり；上記第１比較器がＭ＋Ｎ−１ブロックで上記デジタル化データを受け；上記第１比較器がＮ個の第２比較器を含む態様２の試験測定機器。
（４）上記比較器に応答して、上記デジタル化データ内のビット・エラーを検出するエラー検出器を更に具える態様１の試験測定機器。
（５）上記エラー検出器は、上記比較器に応答して上記デジタル化データ内の上記ビット・エラーの位置を識別する態様４の試験測定機器。
（６）上記エラー検出器は、上記比較器に応答して上記デジタル化データの位置におけるビット・エラー数を検出する態様４の試験測定機器。
（７）上記エラー検出器の出力及び上記同期信号の間で選択を行う選択器を更に具えた態様４の試験測定機器。
（８）上記比較器に応答して上記入力信号の取り込みをトリガするトリガ回路を更に具えた態様１の試験測定機器。
（９）上記メモリは、上記デジタル化データを上記デジタル化基準データとして蓄積する態様１の試験測定機器。
（１０）入力信号に対応するデジタル化データを受けるステップと；上記デジタル化データ内のシーケンスとデジタル化基準データのシーケンスとのマッチングを検出するステップと；このマッチングの検出に応答して同期信号を発生するステップと；上記同期信号に応答して上記デジタル化基準データを出力するステップと；この出力されたデジタル化基準データを上記デジタル化データと比較するステップとを具えた試験測定方法。
（１１）上記出力デジタル化基準データと上記デジタル化データとの比較に応答して上記入力信号の取込みをトリガするステップを更に具えた態様１０の方法。
（１２）上記出力デジタル化基準データと上記デジタル化データとの比較に応答して上記デジタル化データ内のビット・エラーを識別するステップを更に具えた態様１０の方法。
（１３）上記デジタル化基準データとしてデジタル化ユーザ・データを記録するステップを更に具えた態様１０の方法。
（１４）上記デジタル化基準データのシーケンスとして上記デジタル化ユーザ・データの独自のシーケンスを識別するステップを更に具えた態様１３の方法。
（１５）上記デジタル化データと上記デジタル化基準データのシーケンスとのアライメントを検出するステップと；上記アライメントの検出に応答して、同期信号を発生するステップとを更に具えた態様１０の方法。
（１６）複数の比較器の出力をエラー信号として選択するステップを更に具え、上記比較器の各々が上記デジタル化基準データを上記デジタル化データと比較を行う態様１４の方法。
（１７）入力信号を受ける入力手段と；該入力手段に結合され、上記入力信号をデジタル化信号にデジタル化するデジタイザと；上記デジタル化信号を取り込む取込み回路と；上記入力手段に結合され、上記入力信号を符号化したデジタル化データを回復させるデータ回復回路と；上記デジタル化データ内のビット・エラーに応答して上記取込み回路の取込みをトリガするビット・エラー・トリガ回路とを具えた試験測定機器。
（１８）上記ビット・エラー・トリガ回路は；上記デジタル化データからデジタル化基準データの基準シーケンスを識別するパターン検出器と；デジタル化基準データを蓄積し、上記パターン検出器に応答して上記デジタル化基準データを出力するメモリと；上記デジタル化データを上記メモリからの上記デジタル化基準データと比較する比較器とを具えた態様１７の試験測定機器。
（１９）上記ビット・エラー・トリガ回路は；上記比較器に結合され、上記比較器に応答して上記デジタル化データ内のビット・エラーの位置を識別するエラー検出器を具える態様１８の試験測定機器。
（２０）上記ビット・エラー・トリガ回路は；上記比較器の出力及び上記パターン検出器の出力の間の選択を行う選択器を更に具える態様１９の試験測定機器。

よって、本発明の試験測定機器では、ビット・エラーを検出できる。

本発明の試験測定機器に用いるビット・エラー検出器のブロック図である。 図１に用いる比較器の一例のブロック図である。 本発明に用いる比較器のデータ入力の例を示す図である。 本発明の試験測定機器に用いるビット・エラー検出器の他の例のブロック図である。 本発明の試験測定機器のブロック図である。

本発明の試験測定機器の実施例においては、ビット・エラーをデジタル化データにて検出できる。詳細に後述するように、実施例においては、検出したエラーを分析し、データの取込みにて用いるなどができる。

図１は、本発明の実施例による試験測定機器のビット・エラー検出器のブロック図である。試験測定機器１０は、種々の測定機器でよい。例えば、試験測定機器１０には、オシロスコープ、ロジック・アナライザ、ネットワーク・アナライザなどでもよい。この実施例において、試験測定機器１０は、入力手段１２、この入力手段１２に結合されたパターン検出器１６、入力手段１２に結合された比較器２４、この比較器２４に結合されたエラー検出器２６を含む。

入力手段１２は、入力信号を受け、デジタル化データ１４を出力するように構成されている。実施例において、入力信号は、デジタル化データ１４に対応するアナログ信号でもよい。例えば、入力手段１２は、クロック及びデータ回復回路（ＣＤＲ）を含んでもよい。このＣＤＲは、入力信号内で符号化されているデジタル化データ１４を回復できる。他の実施例においては、入力手段１２は、入力信号をこの信号のデジタル化表現に変換する構成にもできる。追加の回路を設けて、デジタル化信号をデジタル化データ１４に変換できる。すなわち、入力信号内に符号化されたデジタル化データ１４を回復できる任意の回路を入力手段１２として用いることができる。

デジタル化データ１４は、種々のフォーマットで表すことができる。例えば、デジタル化データ１４は、シリアル・データ又はパラレル・データでもよい。デジタル化データ１４は、そのデータに関連した追加情報、信号などを含むことができる。例えば、上述の如く、入力手段１２は、ＣＤＲでもよい。よって、デジタル化データ１４は、回復したクロックを含むことができる。他の実施例において、デジタル化データ１４は、フレーム・エラーの如きフレーミング情報や、イリーガル（不当）な８Ｂ／１０Ｂコード・シーケンスの如きイリーガル・コード情報や、同期損失情報などを含むことができる。任意のかかる情報は、デジタル化データ１４と一緒にできる。他の実施例において、デジタル化データ１４は、ＣＤＲの出力をデマルチプレクスして得たデータを時間変換したものでもよい。

メモリ１８は、種々のメモリでよい。例えば、メモリ１８は、ダイナミック・メモリ、スタティク・メモリ、リード・オンリ・メモリ、ランダム・アクセス・メモリなどでもよい。メモリ１８は、基準シーケンスを含む基準デジタル化データを蓄積するように構成できる。例えば、基準デジタル化データは、疑似ランダム・ビット・シーケンスでもよい。基準シーケンスは、疑似ランダム・パターンの長さに対して適切で特別な一連の１又は一連の０でもよい。他の実施例において、基準デジタル化データは、ユーザ定義パターン、業界標準パターンなどでもよい。基準シーケンスは、全体的な繰り返しパターン内で独特な任意のデータのシーケンスでもよい。よって、後述の如く、基準シーケンスを用いて、エラー検出に照準を合わせることができる。

メモリ１８は、メモリ制御器（ＭＣ）１９を含むことができる。このメモリ制御器１９は、同期信号２０に応答して基準デジタル化データ２２を出力するようにメモリ１８を制御できる。実施例において、メモリ制御器１９は、メモリ１８と一体にできる。しかし、他の実施例においては、メモリ制御器１９をメモリ１８と別にしてもよい。例えば、メモリ制御器１９は、試験測定機器１０の制御システムの一部でもよい。

パターン検出器１６は、デジタル化データ１４内から基準シーケンスにマッチングするシーケンスを検出し、それに応答して同期信号２０を発生するように構成できる。実施例において、パターン検出器１６は、トリガ・システムの一部でもよい。例えば、トリガ・システムは、デジタル化データ１４内の文字、ビデオ・シーケンス、アライメント情報などを検出できるように構成されている。基準シーケンスは、デジタル化データ１４から検出できるパターンの例である。パターン検出器１６を他の回路の一部として説明したが、このパターン検出器１６は、トリガ回路３４への入力段としてもよい。

パターン検出器１６は、デジタル化データ１４から基準シーケンスを検出したときに同期信号２０を出力するように構成されている。同期信号２０は、単一の信号でも、複数の信号でもよい。例えば、同期信号２０は、デジタル化データ１４内の基準シーケンスのアライメントに関する情報を含んでもよい。デジタル化データ１４は、複数ビット幅でもよい。同期信号２０は、どのビットで基準シーケンスが開始するかを示す指示を含むことができる。他の実施例において、８Ｂ／１０Ｂ符号化により、デジタル化データ１４を１０ビット・ブロックにグループ化できる。基準シーケンスは、かかるブロックの１個以上にわたる。同期信号２０は、デジタル化データ１４のどのブロックが基準シーケンスを含むか、基準シーケンスの開始はどのブロックかなどを示すこともできる。

実施例において、同期信号２０に応答して、基準デジタル化データ２２を出力するようにメモリ１８を構成できる。この出力基準デジタル化データ２２をデジタル化データ１４に適切にアライメントさせることができるので、比較器２４に出力される基準デジタル化データ２２は、デジタル化データ１４にて予測されるデータにできる。基準シーケンスにより同期信号２０を発生させたが、基準シーケンスは、メモリ１８からの出力された基準デジタル化データ２２の始めの部分である必要はない。例えば、基準シーケンスを認識した後に、ある時間が経過する。基準デジタル化データ２２の出力を適切に制御するので、基準シーケンスが、時間経過後のデジタル化データ１４内に最早存在しなくても、現在の期待されるデジタル化データ１４に対応して、適切な基準デジタル化データ２２が出力される。実施例において、同期信号２０が、かかるオフセットを反映する。

比較器２４は、メモリから出力された基準デジタル化データ２２とデジタル化データ１４とを比較するように構成されている。この比較は、種々の方法で実行できる。実施例において、比較器２４は、基準デジタル化データ２２のビットとデジタル化データ１４のビットとを並列に比較するようにも構成できる。比較器２４の出力２８は、デジタル化データ１４の関連ビットが基準デジタル化データ２２と一致するかを示す並列データでもよい。

比較器２４の出力をエラー検出器２６に供給する。エラー検出器２６は、比較出力２８に応答してデジタル化データの種々の分析を実行するにように構成されている。例えば、詳細に後述するように、エラー検出器２６は、エラーが生じたかを示し、エラーの数を計数し、１つ以上のエラー・ビットの位置を示し、エラー・レートを示すなどするように構成されている。かかる情報は、エラー信号３２内に示される。

さらに、試験測定機器１０は、エラー検出器２６に結合された継続時間カウンタ２７を含むことができる。継続時間カウンタ２７は、エラー検出器２６をリセットし、エラー検出器２６をイネーブルするなどができるように構成されている。継続時間カウンタ２７は、継続時間を出力するようにも構成されている。よって、この経過時間を用いて、エラー・レートを計算でき、ある期間中にわたってエラー検出をゲートすることなどができる。

他の実施例において、継続時間カウンタ２７は、経過ビットの数を計数するように構成できる。例えば、継続時間カウンタ２７は、デジタル化データ１４を受けるように構成できる。他の実施例において、継続時間カウンタ２７は、デジタル化データ１４に関連したクロック信号を受けるように構成できる。よって、継続時間カウンタ２７は、経過ビットの数を判断できる。したがって、経過ビット当たりのエラー・ビットの如きエラー・レートを計算できる。

さらに、継続時間カウンタ２７は、デジタル化データ１４に関連した任意の期間を測定するように構成できる。すなわち、上述のように、エラーの分析に時間及びビットの数を用いることができる。しかし、フレームの数、コード・ワードの数などの他の係数を用いることもできる。

エラー信号３２及び同期信号２０を選択器３０に入力できる。選択器３０は、エラー信号３２、同期信号２０、その他の信号などから選択するように構成できる。選択された信号３６をトリガ回路３４に入力する。パターン検出器１６からの同期信号２０が選択器３０に入力すると説明したが、他の信号からの選択を行うことなく、同期信号２０及び／又はエラー信号３２をトリガ回路３４に供給することもできる。

よって、エラー信号３２をトリガ回路３４に利用可能であるので、エラー信号３２に応答して、試験測定機器１０の取込みをトリガできる。例えば、信号エラー、エラーの数、デジタル化データ１４内の特定位置のエラーなどにより、取込みをトリガできる。結果として、ユーザは、デジタル化データ１４のエラー位置に注意を集中できる。

実施例において、基準デジタル化データは、ユーザが定義したデジタル化データでもよい。メモリ１８の点線ライン入力で示すように、入力手段１２から受けたデジタル化データ１４をメモリ１８に入力できる。よって、デジタル化データ１４をメモリ１８に蓄積（記録）できるので、蓄積したデジタル化データ１４を基準デジタル化データ２２として利用できる。

その結果、予め定めたシーケンスに基準デジタル化データ２２を制限する必要がない。なお、このシーケンスは、アルゴリズムなどで発生することもできる。基準デジタル化データは、ユーザが適切な基準シーケンスと共に望む任意のデータ・シーケンスでよい。ユーザ・デジタル化データをメモリ１８に蓄積すると、基準シーケンスを識別できる。例えば、ユーザは、パターン内のシーケンスのアドレスを提供でき、ユーザが特定のシーケンスを識別する。メモリ制御器１９又は他のプロセッサは、蓄積されたユーザ・デジタル化データ内でこのシーケンスを探索できる。メモリ制御器１９は、ユーザ・デジタル化データなどから特定のシーケンスを検索できる。よって、新たな入力デジタル化データ１４と以前のユーザ・デジタル化データとを後で比較のために、かかる基準シーケンスをパターン検出器１６に供給できる。

図２は、図１の比較器の例を示すブロック図である。この実施例において、比較器２４は、複数の個別の比較器４６を含んでいる。比較器４６の各々は、基準デジタル化データ２２とデジタル化データ１４のサブセットとを受けるように構成されている。例えば、サブセット４０、４２及び４４は、デジタル化データ１４の異なる部分を表す。詳細に後述するように、サブセット４０、４２及び４４は、同じ時間におけるデジタル化データ１４の部分であることを必要としない。

複数の比較器４６それぞれの複数の出力（複数の比較結果）は、選択器４８に供給される。この選択器４８は、全体の比較器２４の出力２８を複数の比較器４６それぞれの複数の出力から選択するように構成されている。よって、選択された比較結果が、デジタル化データ１４に対する任意の多数の位置にて生じる。実施例において、メモリから出力された基準デジタル化データ２２が、期待するデジタル化データ１４と比較器２４にてアライメントすると述べたが、デジタル化データ１４のブロックの細部は、同時には存在しないデジタル化データ１４の基準シーケンス範囲の位置となる。

図３は、本発明の実施例による比較器のデータ入力の例を示す図である。実施例において各ブロック５２は、８Ｂ／１０Ｂ符号化シーケンスの１０ビット・シーケンスでもよい。基準シーケンス５４のアライメントは、入力手段１２が受けた信号の相対位相により決まる。特定ブロック５２内のアライメントを予め定めてもよい。例えば、８Ｂ／１０Ｂ符号化データを受ける入力手段１２は、デジタル化データ１４（その一部を５０で示す）がブロック５２にアライメントするように構成できる。（５２は、各ブロックを特定しないで示す。）しかし、この例での基準シーケンス５４は、４個のブロック５２にわたる。基準シーケンス５４は、任意の１つのブロック５２にて開始できるので、多数のブロック５２を並列に分析できるため、基準シーケンス５４の開始ブロック５２に関係なく、基準シーケンス５４の全体が多数のブロック内に現れる。

この例において、比較器２４に利用可能なデジタル化データ５０は、ブロック５２が７個の幅である。すなわち、入力からのデジタル化データ１４が一般的に４ブロック幅ならば、付加的な３ブロックを緩衝したり、遅延したりできるので、以前のデジタル化データ１４を現在のデジタル化データ１４とほぼ同時にすることができる。かかる緩衝や遅延は、所望に応じて、比較器２４、入力手段１２などで実行できる。

この実施例において、基準シーケンス５４の長さは、ブロック５２の４個である。基準シーケンス５４は、１ブロックだけオフセットされたデジタル化データ５０に現れる。基準シーケンス５４は、ブロック５２の４個であるが、上述のデジタル化データ１４の幅と同様に、基準シーケンス５４は任意の長さでもよい。

実施例において、図２での比較器４６の数を４個にできる。各比較器４６は、入力としてのデジタル化データ５０の対応部分を受ける。例えば、第１比較器４６は、デジタル化データ５０の一部としてのブロック５２−１〜５２−４入力を受ける。第２比較器４６は、対応部分としてブロック５２−２〜５２−５入力を受ける。第３比較器４６は、対応部分としてブロック５２−３〜５２−６入力を受ける。第４比較器４６は、対応部分としてブロック５２−４〜５２−７入力を受ける。

この実施例において、基準シーケンス５４は、ブロック５２−２〜５２−５にアライメントしたデジタル化データ５０内に含まれる。よって、第２比較器４６の出力は、他の比較器が出力しない期間の適切な出力である。再び図２を参照する。選択器４８の選択は、同期信号２０に応答して行われる。上述の如く、同期信号２０は、デジタル化データ１４に対する基準シーケンスのアライメントに関連する情報を有する。すなわち、同期信号２０は、ブロック５２−２〜５２−５が比較に用いるのに適切なブロックであることを示す。

実施例において、Ｍ＋Ｎ−１個のブロック５２を設ける。なお、Ｍは、基準シーケンスのブロックの長さであり、Ｎは、デジタル化データ１４のブロック幅である。例えば、ブロック長が４の基準シーケンス５４とブロック幅が４のデジタル化データ１４に対して、比較器２４に供給されるデジタル化データ５０は、７個のブロック５２を含む。７個のブロック５２内に、基準シーケンスが現れることができる４個の位置があるので、４個の比較器４６を用いることができる。これは、基準デジタル化データ２２のデジタル化データ１４へのアライメントを示す。他の実施例において、デジタル化データ１４のブロック幅が２で、基準シーケンス５４が４ならば、デジタル化データ５０は、５個のブロック５２を含む。

さらに、ブロック５２が１０ビット幅であると説明したが、このブロック５２は、１ビット幅を含む任意の幅でもよい。さらに、実施例において、比較器４６の数をデジタル化データ１４のブロック幅に等しくすることもできる。すなわち、デジタル化データ１４の各ブロック５２は、基準シーケンスの開始を含んでもよい。

基準シーケンスを用いて、基準デジタル化データ２２のデジタル化データ１４へのアライメントを説明したが、基準シーケンスは単に説明のために用いたのに過ぎない点に留意されたい。出力である基準デジタル化データ２２のどんなシーケンスも、デジタル化データ１４と比較できる。すなわち、基準シーケンスを用いて、デジタル化データ１４内の特別なシーケンスのアライメントを説明した。

図４は、図１のエラー検出器の例を示すブロック図である。この実施例において、種々の異なる回路を用いて、比較器２４の出力２８を分析する。オア・ゲート６０は、出力２８の信号を組合せる。例えば、出力２８は、並列出力であり、各ビットは、デジタル化データ１４の対応ビット内でエラーが生じたかを表す。出力２８を単一のエラー信号６６に組み合わせることができる。

他の実施例では、エラーの数を計数できる。例えば、エラー数復号器６２は、出力２８を数に復号化できる。エラー数復号器６２は、４０ビット幅の比較出力２８を受け、この出力２８を少なくとも６ビット幅の数信号６８に変換して、４０ビット・エラーまでに適応できる。

他の例において、エラーの位置を復号化できる。エラー位置復号器６４は、比較出力２８内のエラーの位置を識別できるように構成できる。例えば、エラー位置信号７０は、比較出力２８の４０入力ビット内のどこにエラーが位置するかを示す。例として１つのエラーを用いたが、エラー位置復号器６４は、複数のエラーの位置を識別できる。

エラー検出器２６とこのエラー検出器２６の位置との例を、比較器２４とは別に説明したが、エラー検出器２６の回路を比較器２４と組合せてもよい。例えば、エラー位置復号器６４は、同期信号２０を入力として用いて、デジタル化データ１４のどのビットにエラーが存在するかを識別してもよい。さらに、複数のエラー分析回路を説明したが、所望に応じて、これらの１つ以上の任意の組合せをエラー検出器２６内に用いてもよい。

図５は、本発明の試験測定機器による実施例のブロック図である。この実施例において、試験測定機器１００は、入力信号を受けて信号１０２を出力するように構成された入力手段１０１を含む。デジタイザ（デジタル化手段）１０４は、入力手段１０１に結合され、入力信号１０２をデジタル化信号１０６にデジタル化する。デジタル化信号１０６は、取込み回路１０８により取り込まれる。実施例において、入力手段１０１、デジタイザ１０４及び取込み回路１０８は、オシロスコープ、ロジック・アナライザなどの各チャネルに対応する構成でもよい。

さらに、試験測定機器１００は、データ回復回路１１０も含んでいる。データ回復回路１１０は、入力信号１０２内に符号化されているデジタル化データ１１２を回復できる。デジタイザ１０４及びデータ回復回路１１０の両方は、ある方法で入力信号１０２をデジタル化するが、デジタイザ１０４及びデータ回復回路１１０は、異なるデジタル化動作を実行できる。例えば、デジタイザ１０４は、オシロスコープの１０ビットのアナログ・デジタル変換器でもよい。よって、デジタル化信号１０６は、アナログ入力信号１０２のデジタル化表現である。一方、データ回復回路１１０は、アナログ入力信号１０２内に符号化されたデジタル化データを回復できる。

データ回復回路１１０は、種々の回路で構成できる。例えば、上述の入力手段１２と同様に、データ回復回路１１０は、クロック及びデータ回復回路（ＣＤＲ）や、直交振幅変調（ＱＡＭ）変調器又は周波数変調（ＦＭ）変調器などの変調器や、光レシーバや、入力信号１０２内に符号化されたデジタル化データを回復できるその他の回路でもよい。

その結果、回復したデジタル化データ１１２をビット・エラー・トリガ回路１１４に供給できる。ビット・エラー・トリガ回路１１４は、上述のビット・エラー・トリガ・システムでもよい。取込み回路１０８の取込みは、ビット・エラー・トリガ回路の応答によりトリガされる。よって、ビット・エラー又は入力信号１０２内に符号化された任意の他の結果情報に応じて、デジタル化したアナログ信号フォーマットの如き１つのフォーマットでのデータの表現を取り込める。

取込み回路１０８の取込みをトリガするものとしてビット・エラー・トリガ回路１１４を説明したが、ビット・エラー・トリガ回路１１４と組合せて他のトリガ回路を用いてもよい。よって、ビット・エラーを単純又は複雑なトリガ方式に組み込むことができる。

本発明の特定実施例について上述したが、本発明の要旨がこれら実施例に限定されないことは明らかであろう。本発明の要旨を逸脱することなく種々の変形変更が可能である。

１０ 試験測定機器
１２ 入力手段
１６ パターン検出器
１８ メモリ
１９ メモリ制御器
２４ 比較器
２６ エラー検出器
２７ 継続時間カウンタ
３０ 選択器
３４ トリガ回路
４６ 比較器
４８ 選択器
５０ デジタル化データ
５４ 基準シーケンス
６０ オア・ゲート
６２ エラー数復号器
６４ エラー位置復号器
１００ 試験測定機器
１０１ 入力手段
１０４ デジタイザ
１０８ 取込み回路
１１０ データ回復回路
１１４ ビット・エラー・トリガ回路

Claims (3)

1. 入力アナログ信号を受け、デジタル化データを出力する入力部と、
   基準シーケンスを含む基準デジタル化データを蓄積するメモリと、
   上記デジタル化データから上記基準シーケンスを検出し、それに応じて同期信号を発生するパターン検出器と、
   上記メモリが上記同期信号に応答して上記基準デジタル化データを出力するように制御するメモリ制御器と、
   上記メモリから出力された上記基準デジタル化データと、上記デジタル化データの複数のサブセットとを比較して複数のサブ比較信号を生成し、上記同期信号を用いて複数の上記サブ比較信号の１つを選択して比較信号として出力する比較器と、
   上記比較信号に応じて、上記デジタル化データ中のビット・エラーを検出するエラー検出器と、
   上記エラー検出器の出力信号及び上記同期信号の中からトリガ信号を選択する選択器と、
   上記トリガ信号に応じて、上記入力アナログ信号の取込みをトリガするトリガ回路と
   を具えた試験測定機器。
2. 入力アナログ信号中に符号化されているデジタル化データを受ける処理と、
   上記デジタル化データ内の基準シーケンスを検出する処理と、
   上記基準シーケンスの検出に応答して同期信号を発生する処理と、
   上記同期信号に応答して上記基準シーケンスを含む基準デジタル化データを出力する処理と、
   出力された上記基準デジタル化データと、上記デジタル化データの複数のサブセットとを比較して複数のサブ比較信号を生成し、上記同期信号を用いて複数の上記サブ比較信号の１つを選択して比較信号として出力する処理と、
   上記比較信号に応じて、上記デジタル化データ中のビット・エラーを検出し、エラー信号を生成する処理と、
   上記エラー信号及び上記同期信号の中からトリガ信号を選択する処理と、
   上記トリガ信号に応じて、上記入力アナログ信号の取込みをトリガする処理と
   を具える試験測定方法。
3. 入力アナログ信号を受ける入力部と、
   該入力部に結合され、上記入力アナログ信号を受けてデジタル化し、上記入力アナログ信号のデジタル化表現を生成するデジタイザと、
   該デジタイザに結合され、上記入力アナログ信号の上記デジタル化表現を取り込む取込み回路と、
   上記デジタイザ及び上記取込み回路を含まない経路を介して上記入力部に結合され、上記入力アナログ信号中の符号化されたデジタル化データを回復させるデータ回復回路と、
   該データ回復回路に結合されるビット・エラー・トリガ回路と
   を具え、
   該ビット・エラー・トリガ回路が、
   基準デジタル化データの基準シーケンスを、回復された上記デジタル化データ中で検出し、それに応じて同期信号を生成するパターン検出器と、
   上記基準デジタル化データを蓄積し、上記パターン検出器による上記同期信号の生成に応じて上記基準デジタル化データを出力するメモリと、
   出力された上記基準デジタル化データと、上記デジタル化データの複数のサブセットとを比較して複数のサブ比較信号を生成し、上記同期信号を用いて複数の上記サブ比較信号の１つを選択して比較信号として出力する比較器と、
   上記比較信号に応答して上記デジタル化データ内のビット・エラーを検出するエラー検出器と、
   上記エラー検出器の出力信号及び上記同期信号の中からトリガ信号を選択する選択器と
   を有し、
   上記トリガ信号に応じて上記取込み回路の取込みをトリガする試験測定機器。

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