CN101141227B

CN101141227B - 误码测试装置及系统

Info

Publication number: CN101141227B
Application number: CN2007100031175A
Authority: CN
Inventors: 毕红军; 杜晓岗
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2012-04-04
Anticipated expiration: 2027-01-31
Also published as: CN101141227A

Abstract

本发明公开了一种采用可编程逻辑器件实现的误码测试装置。该装置包括：处理器接口模块，用于与外部处理器进行连接；时钟生成模块，用于根据处理器接口模块的指令提供运行时钟；以及误码处理模块，用于对待测系统或设备进行误码分析，并将分析结果上报给外部处理器。本发明采用可编程逻辑器件来实现误码分析功能，所以实现电路简单、成本较低，同时误码分析、处理功能可以根据用户需求灵活定制，可扩展性好。

Description

误码测试装置及系统

技术领域

本发明涉及通信领域，更具体地涉及一种误码测试装置及系统。

背景技术

在通信领域，误码率是衡量通信系统性能好坏的一个重要指标。目前市场上很多通信测试厂家都能够提供E1、T1、2Mbits/S等误码测试装置。尽管这些装置所提供的功能不尽相同，但是其误码测试部分一般都采用具有误码测试功能的特定接口芯片来实现。该方法电路实现比较简单，测试稳定性比较好，不过也存在一些缺点：一方面，由于能够提供具有误码分析功能的接口芯片种类还不是很多，因此芯片选择余地不是很大，价格一般都比较高；另一方面，更重要的是，一般这类接口芯片所提供的误码功能往往局限在比较常见的几个类型上，对于用户的多样化需求一般难于满足，功能扩展比较困难。

中国专利92229690.1“一种多功能误码测试仪”中公开了一种多功能误码测试仪实现方法，不过其采用传统逻辑门、计数器等通用逻辑芯片实现，实现电路比较复杂，且误码分析功能比较简单，很难满足现代通信系统的测试需求。

中国专利99255400.4“数字传输综合测试仪”中提出了一种可以进行误码测试与信令分析的综合测试仪，该分析仪实现功能比较强大，不过其误码测试采用了多片具有误码功能的专用接口芯片实现，成本比较高，且所提供的误码分析功能受到接口收发芯片制约，不能够根据需求灵活定制。

其中，可编程逻辑器件(Programmable Logic Device，简称PLD)是近年来发展起来的一种高性能可编程数字器件，其最大特点就是可以允许用户通过软件手段更改、配置器件内部连接结构和逻辑单元，从而实现既定设计功能。目前随着可编程逻辑器件种类不断增多，接口单元与内部硬件资源越来越丰富，其可以实现的电路功能越来越强大，应用的领域也不断扩大。

其中，伪随机码(也称为伪噪声码，伪随机序列)是模仿原始信源信号的随机特性而产生的一种0、1等概率且相互独立的随机序列，采用伪随机码作为测试码流可以反映通信系统的真实性能。目前通信测试仪表多依据国际电信联盟(InternationalTelecommunication Union，简称ITU)的ITU-T O.151、ITU-TO.152等建议产生测试用伪随机码。

由上可见，需要一种新的误码测试装置。

发明内容

鉴于上述一个或多个问题，本发明提供了一种新的误码测试装置。

根据本发明的一种误码测试装置采用可编程逻辑器件实现，其包括：处理器接口模块，用于与外部处理器进行连接；时钟生成模块，用于根据处理器接口模块的指令提供运行时钟，并将运行时钟提供给误码处理模块；以及误码处理模块，用于对待测系统或设备进行误码分析，并将分析结果上报给外部处理器。

其中，处理器接口模块包括：寄存器，用于保存时钟生成模块和/或误码处理模块的工作状态。时钟生成模块通过以下至少一种方式提供运行时钟：采用本地时钟，以及采用外部时钟。

其中，误码处理模块包括：发送图案产生模块，用于生成用户需要的发送图案，并将发送图案发送至误码插入模块；误码插入模块，用于进行周期性误码插入或在外部处理器的控制下进行单误码插入，并将进行误码插入后的码流发送至发送接口模块；发送接口模块，对信号进行单双路转换和速率调整，并将处理后的信号发送出去；接收接口模块，用于处理从外部接收的码流和/或告警信号，并将码流和/或告警信号通过本地环回模块发送到同步监测模块和告警检测模块；同步监测模块，用于识别接收码流的图案、进行序列同步并进行误码比较，连接至位计数模块和误码位计数模块；位计数模块，用于对输入码流进行比特位计数；误码位计数模块，用于对输入码流进行误码位计数；误码统计模块，连接至位计数模块和误码位计数模块以及告警检测模块，用于根据比特位计数和误码位计数统计误码数和误码率；误码分析模块，连接至误码统计模块，用于根据误码统计模块的统计进行误码分析，并将分析结果上报给外部处理器。

其中，发送图案产生模块通过以下至少一种方式生成发送图案：当图案类别选择控制信号为高电平时，按照国际电信联盟-电信标准部(ITU-T)建议生成伪随机码；当图案类别选择为低电平时，重复生成用户要求的固定图案。

采用上述误码测试装置的误码测试系统包括：物理接口电路，连接至误码测试装置，使误码测试装置与待测系统或设备进行通信；误码测试装置，用于对待测系统或设备进行误码测试，并将测试结果上报至处理器系统；处理器系统，用于对误码测试装置进行控制以进行误码测试，并接收来自误码测试装置的测试结果。其中，误码测试装置与不同速率的物理接口电路进行连接。误码测试系统还包括以下至少一种：键盘控制器、液晶显示器、告警指示器、实时时钟模块，其中，实时时钟模块用于每间隔一定时间会产生一定时信号，处理器系统用于在该定时信号驱动下实时读取所述可编程逻辑器件的分析结果。

本发明采用可编程逻辑器件来实现误码分析功能，所以实现电路简单、成本较低，同时误码分析、处理功能可以根据用户需求灵活定制，可扩展性好。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明另一实施例的误码测试装置的功能框图；

图2是图1所示的实施例的误码处理模块的框图；

图3是图2所示的误码处理模块的发送图案产生模块的框图；

图4是图2所示的误码处理模块的接收序列同步实现的流程示意图；以及

图5是根据本发明实施例的应用了误码测试装置的系统的逻辑框图。

具体实施方式

下面参考附图，详细说明本发明的具体实施方式。

参考图1，说明根据本发明实施例的采用可编程逻辑器件实现的误码测试装置。如图1所示，该误码测试装置包括：处理器接口模块102，用于与外部处理器进行连接；时钟生成模块104，用于根据处理器接口模块的指令提供运行时钟；以及误码处理模块106，用于对待测系统或设备进行误码分析，并将分析结果上报给外部处理器。

其中，处理器(CPU)接口模块主要负责可编程逻辑器件与外部CPU接口，该功能主要通过相关寄存器实现，表1给出几个基本的寄存器及其读写属性，在使用过程中用户可以根据需要灵活增加、修改。表1所示寄存器还可以控制、存储时钟生成模块和/或误码处理模块的工作状态。

如图1所示，CPU接口模块通过地址/数据总线(AD[7:0])、片选(/CS)、读(/RD)、写(/WR)等信号与外部接口，并通过模块内部相关寄存器允许外部CPU控制、读取时钟生成模块与误码处理模块的工作状态。

表1 寄存器说明

编号	读/写	寄存器名称
			01	读/写	控制寄存器0，1，...
02	读	状态寄存器0，1，...
			03	读	累计误码数0，1，...
04	读	瞬时误码数0，1，...
			05	读	最大误码数0，1，...
06	读	总测试时间0，1，...
			07	读	可用时间0，1，...
08	读	误码秒0，1，...
			09	读	严重误码秒0，1，...

时钟生成模块的主要功能是根据CPU接口模块的指令，为可编程逻辑器件及外部的物理接口电路提供运行时钟。该时钟生成模块的时钟源可以在本地时钟与线路输入时钟中选择。由于可以选择外部时钟源，因此误码处理模块能够适应多种不同速率的物理线路电路。

误码处理模块是整个系统功能实现的核心，该模块在CPU接口模块的控制下，进行误码生成与分析处理，而最后的处理结果则通过相关接口寄存器反馈给CPU接口模块。

如图2所示，误码处理模块在码流发送方向上有发送图案产生模块1062、误码插入模块1064、与发送接口模块1066。其中，发送图案产生模块的功能是根据控制寄存器指令产生用户需要的伪随机码、固定码、或者用户自定义码。误码插入模块则进行周期性误码插入或者在CPU控制下进行单误码插入，该模块输出的码流一般直接送到发送接口模块，另外，根据需要也可以通过本地环回模块1068将码流返回到输入部分模块进行分析处理。发送接口模块则在将输入的码流进行信号单双路转换及速率调整后送到外部物理接口输出。

如图2所示误码处理模块的接收方向。接收接口模块1070将外部输入的码流与告警信号进行处理后通过本地环回模块送到告警检测模块1072与同步监测模块1074，由告警检测模块对码流中的告警信号进行分析，而同步监测模块实现输入码流的图案识别、序列同步、以及误码比较；位计数模块1076与位误码计数模块1078则对输入码流进行比特位与误码位计数；误码统计模块1080则在上述计数模块基础上进行各种误码率与误码数统计，误码分析模块1082则按照ITU-T G.821、G826等相关规范对误码进行分析，分析结果通过相关寄存器上报给CPU处理。

图3为发送图案产生模块的实现原理框图。当“图案类别选择”控制信号为高电平时，则可以按照ITU-T建议生成伪随机码；当“图案类别选择”为低电平时，则可以用来重复生成用户要求的固定图案。

图4示出了误码处理模块的接收端采用随动同步式方法与本地序列实现同步的流程。当系统初始工作或者序列未同步时，加载控制部分将输入序列中的部分子序列加载到本地伪随机码发生器中，然后在同一时钟下同步比较、输出。该方法实现同步效率较高。

本发明由于采用了可编程逻辑器件实现误码分析功能，因此功能扩展比较容易，比如：码源生成模块既可以生成ITU-T推荐的各阶伪随机码标准图案，也可以根据用户需要增加某些固定码或者直接输出用户定义的图案；对于误码分析模块，不仅可以实现误码数、误码率统计，而且也可以实现IUT-T推荐的G.821、G.826等误码分析功能；另外，通过调整时钟生成模块的参数，误码处理模块可以与各种不同速率的物理接口电路进行连接，从而能够分析不同速率码流。总之，这部分功能可以根据用户需求灵活扩展。

参考图5，说明根据本发明实施例的应用了误码测试装置的系统。如图5所示，该系统主要由可编程逻辑器件502、物理接口电路504、处理器系统506、键盘控制508、液晶显示510、告警指示512、实时时钟514、及通信接口电路516组成。

该系统的电路连接关系为：处理器系统通过地址、数据、及控制总线分别与可编程逻辑器件、物理接口电路、液晶显示、告警指示、实时时钟、键盘控制、及通信接口电路相连接；同时可编程逻辑器件的码流输入/输出端口与物理接口电路连接，而物理接口电路通过相关线缆连接被测设备。

该系统工作过程为：系统开机启动以后，用户可以通过键盘对仪表进行设置，处理器通过分析按键指令对系统中的相关器件进行配置，在此过程中如果需要访问可编程逻辑器件，则通过其中的CPU接口模块对逻辑器件进行读写控制。在此设置过程中，相关的设置信息可以通过液晶显示出来。

系统设置完成以后，用户通过键盘发送“运行”指令给处理器，处理器收到指令后，控制可编程逻辑器件选择一种发送图案并进行误码插入处理后，输出到物理接口电路，物理接口电路对数据进行编码等处理然后将码流输出到被测设备。对于被测设备发出的码流，物理接口电路首先对其进行解码、时钟提取等处理，然后送到可编程逻辑器件，在可编程逻辑器件中对输入码流进行误码统计、分析。系统运行过程中，实时时钟芯片每间隔一定时间会产生一定时信号，处理器在该定时信号驱动下实时读取可编程门阵列分析结果，处理后送到液晶模块显示，必要的时候也通过指示灯进行告警。

系统运行一定时间后，用户通过键盘发送“停止”指令给处理器，处理器收到指令后，对系统运行结果进行处理，处理结果一方面通过液晶显示出来，另一方面保存在处理器系统的存储器中或者通过通信接口上报给计算机，借助计算机对测试结果做进一步分析。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种误码测试装置，其特征在于，采用可编程逻辑器件实现，包括：

处理器接口模块，用于与外部处理器进行连接；

时钟生成模块，用于根据所述处理器接口模块的指令提供运行时钟，并将运行时钟提供给误码处理模块；以及

所述误码处理模块，用于对待测系统或设备进行误码分析，并将分析结果上报给所述外部处理器，所述误码处理模块包括：

发送图案产生模块，用于生成用户需要的发送图案，并将所述发送图案发送至误码插入模块；

所述误码插入模块，用于进行周期性误码插入或在所述外部处理器的控制下进行单误码插入，并将进行误码插入后的码流发送至发送接口模块；

所述发送接口模块，用于对信号进行单双路转换和速率调整，并将处理后的信号发送出去；

接收接口模块，用于处理从外部接收的码流和/或告警信号，并将所述码流和/或告警信号通过本地环回模块发送到同步监测模块和告警检测模块；

所述同步监测模块，用于识别所述接收码流的图案、进行序列同步并进行误码比较，连接至位计数模块和误码位计数模块；

所述位计数模块，用于对输入码流进行比特位计数；

所述误码位计数模块，用于对输入码流进行误码位计数；

误码统计模块，连接至所述位计数模块和所述误码位计数模块以及告警检测模块，用于根据所述比特位计数和所述误码位计数统计误码数和误码率；

误码分析模块，连接至所述误码统计模块，用于根据所述误码统计模块的统计进行误码分析，并将分析结果上报给所述外部处理器。

2.根据权利要求1所述的误码测试装置，其特征在于，所述处理器接口模块包括：寄存器，用于保存所述时钟生成模块和/或所述误码处理模块的工作状态。

3.根据权利要求1所述的误码测试装置，其特征在于，所述时钟生成模块通过以下至少一种方式提供运行时钟：采用本地时钟，以及采用外部时钟。

4.根据权利要求2所述的误码测试装置，其特征在于，所述时钟生成模块通过以下至少一种方式提供运行时钟：采用本地时钟，以及采用外部时钟。

5.根据权利要求3所述的误码测试装置，其特征在于，所述发送图案产生模块通过以下至少一种方式生成发送图案：当图案类别选择控制信号为高电平时，按照国际电信联盟-电信标准部ITU-T建议生成伪随机码；当图案类别选择为低电平时，重复生成用户要求的固定图案。

6.根据权利要求4所述的误码测试装置，其特征在于，所述发送图案产生模块通过以下至少一种方式生成发送图案：当图案类别选择控制信号为高电平时，按照ITU-T建议生成伪随机码；当图案类别选择为低电平时，重复生成用户要求的固定图案。

7.一种采用权利要求1至6中任一项所述的误码测试装置的误码测试系统，其特征在于包括：

物理接口电路，连接至所述误码测试装置，使所述误码测试装置与待测系统或设备进行通信；

所述误码测试装置，用于对所述待测系统或设备进行误码测试，并将测试结果上报至处理器系统；

处理器系统，用于对所述误码测试装置进行控制以进行误码测试，并接收来自所述误码测试装置的测试结果。

8.根据权利要求7所述的误码测试系统，其特征在于，所述误码测试装置与不同速率的物理接口电路进行连接。

9.根据权利要求7所述的误码测试系统，其特征在于，所述误码测试系统还包括以下至少一种：键盘控制器、液晶显示器、告警指示器、实时时钟模块，其中，所述实时时钟模块用于每间隔一定时间会产生一定时信号，所述处理器系统用于在该定时信号驱动下实时读取所述可编程逻辑器件的分析结果。