CN218974525U - 芯片测试系统 - Google Patents

Abstract

本实用新型涉及一种芯片测试系统。系统包括：工控机、扫描测试设备，工控机和扫描测试设备连接，扫描测试设备包括：微控制单元、存储模块、可编程逻辑芯片；其中，工控机与微控制单元连接，用于发送测试向量至微控制单元，以及接收微控制单元发送的测试结果；微控制单元与存储模块连接，用于将处理后的测试向量写入存储模块中，以及读取存储模块中存储的测试结果；可编程逻辑芯片分别与存储模块和待测芯片连接；可编程逻辑芯片用于读取存储模块中处理后的测试向量，以及将待测芯片的测试结果写入存储模块。本实用新型能够提高测试效率，减少可编程逻辑芯片的处理负担，可以使用价格更低的小型可编程逻辑芯片，减少成本。

Description

芯片测试系统

技术领域

本实用新型涉及芯片测试技术领域，特别是涉及一种芯片测试系统。

背景技术

随着集成电路产业的发展，集成芯片的测试成本所占的比例不断增加。芯片设计公司在芯片设计完成并生产后需要通过专业的测试机器进行测试。Scan Chain(扫描链测试)作为数字集成电路测试的重要方法之一，可以有效的筛选出坏片，提高产品质量。

目前市面上SCAN测试设备价格高达万元以上，成本高昂,体积庞大不利于安装调试。同时市面上专业进行扫描链测试的机构不多，造成量产后的芯片不能快速投入市场。

实用新型内容

基于此，有必要针对SCAN测试设备成本高、体积庞大等问题，提供一种芯片测试系统。

一种芯片测试系统，所述系统包括：

工控机、扫描测试设备，所述工控机和所述扫描测试设备连接，所述扫描测试设备包括：微控制单元、存储模块、可编程逻辑芯片；

其中，所述工控机与所述微控制单元连接，用于发送测试向量至所述微控制单元，以及接收所述微控制单元发送的测试结果；

所述微控制单元与所述存储模块连接，用于将处理后的所述测试向量写入所述存储模块中，以及读取所述存储模块中存储的测试结果；

所述可编程逻辑芯片分别与所述存储模块和待测芯片连接；所述可编程逻辑芯片用于读取所述存储模块中处理后的所述测试向量，以及将所述待测芯片的测试结果写入所述存储模块。

在其中一个实施例中，所述存储模块包括：第一存储模块、第二存储模块；

所述第一存储模块分别与所述微控制单元、可编程逻辑芯片连接，用于存储处理后的所述测试向量；

所述第二存储模块分别与所述可编程逻辑芯片、所述微控制单元连接；所述第二存储模块，用于存储所述待测芯片的测试结果。

在其中一个实施例中，所述第二存储模块的第一指示引脚与所述可编程逻辑芯片连接，第二存储模块的第二指示引脚与所述微控制单元连接。

在其中一个实施例中，所述第二存储模块的数据输入引脚与所述可编程逻辑芯片的数据引脚连接；所述第二存储模块的数据输出引脚与所述微控制单元的数据输入引脚连接。

在其中一个实施例中，所述可编程逻辑芯片与至少一个待测芯片进行连接，所述可编程逻辑芯片将第一电平信号写入所述待测芯片；以及，接收所述待测芯片发送的第二电平信号。

在其中一个实施例中，所述可编程逻辑芯片的扫描数据引脚与所述待测芯片的扫描输入引脚连接，用于将第一电平信号写入所述待测芯片；

所述可编程逻辑芯片扫描输出引脚与所述待测芯片的输出引脚连接，用于接收所述待测芯片发送的第二电平信号。

在其中一个实施例中，所述工控机的输出端与所述微控制单元输入端连接，用于发送控制信号和所述测试向量至所述微控制单元；所述工控机的输入端与所述微控制单元输出端连接，用于接收所述微控制单元读取的所述测试结果。

在其中一个实施例中，所述可编程逻辑芯片与所述微控制单元连接，用于接收所述控制信号。

在其中一个实施例中，所述第一存储模块为随机存取存储器；所述第二存储模块为先进先出存储器。

在其中一个实施例中，所述第一指示引脚为full引脚，所述第二指示引脚为empty引脚。

上述各实施例中，通过设置存储模块能够将测试结果和对应的处理后的测试向量进行存储，因为可编程逻辑芯片处理速度很快，所以要想要不损失速度，达到高性能，就需要通过存储模块存储这些信息。把想要读取的数据存储到存储模块中。而当可编程逻辑芯片测试完一个待测芯片后，可以将测试结果存储至存储模块中，微控制单元可以慢慢取出结果信息。可编程逻辑芯片无需等待，可以一直进行测试待测芯片，能够提高测试效率。而进行控制的地方使用微控制单元，能够减少可编程逻辑芯片的处理负担，可以使用价格更低的小型可编程逻辑芯片，减少成本。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型中芯片测试系统的结构示意图；

图2为本实用新型中第一存储模块和第二存储模块连接的结构示意图；

图3为本实用新型中芯片测试系统具体的连接结构示意图。

附图中各部件标记如下，100、工控机；200、扫描测试设备；220、微控制单元、230、存储模块；231、第一存储模块；232、第二存储模块；240、可编程逻辑芯片。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似改进，因此本实用新型不受下面公开的具体实施例的限制。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

参阅图1，图1示出了本实用新型一实施例中的芯片测试系统的结构示意图，本实用新型一实施例提供了一种芯片测试系统，包括：工控机100、扫描测试设备200，所述工控机100也和所述扫描测试设备200连接，所述扫描测试设备200包括：微控制单元220、存储模块230、可编程逻辑芯片240；

其中，所述工控机100与所述微控制单元220连接，用于发送测试向量至所述微控制单元220，以及接收所述微控制单元220发送的测试结果。

其中，测试向量可以指的是在测试芯片的过程中，ATE(Automated TestEquipment)会向被测试芯片的输入管脚发送一系列的时序，而在芯片的输出管脚比较输出时序，由此测试芯片是否满足其功能。狭义意义上的测试的测试向量就是芯片的真值表。微控制单元220在本实施例中通常可以指的是MCU(Microcontroller Unit)，其在本实施例中的起控制作用。

具体地，工控机100可以通过对应的接口扫描测试设备200中对应的接口连接，而扫描测试中对应的接口与微控制单元220的接口连接。工控机100可以通过其接口发送测试向量至微控制单元220。微控制单元220也可以通过对应的接口将存储模块230中存储的测试结果发送至工控机100。

所述微控制单元220与所述存储模块230连接，用于将处理后的所述测试向量写入所述存储模块230中，以及读取所述存储模块230中存储的测试结果。

具体地，微控制单元220可以与存储模块230进行连接。当微控制单元220接收到工控机100发送的测试向量时，可以对测试向量进行处理(将测试向量进行编码)，编码后得到了编码信息。微控制单元220可以将编码信息写入存储模块230中，也可以读取存储模块230中存储的测试结果。

在一些示例性的实施方式中，编码信息可以参照表1编码信息表

表1编码信息表

测试向量	编码信息
		X	000
L	010
		H	011
0	100
		1	101

所述可编程逻辑芯片240分别存储模块230和待测芯片连接。所述可编程逻辑芯片240用于读取所述存储模块230中处理后的所述测试向量，以及将所述待测芯片的测试结果写入所述存储模块230。

其中，可编程逻辑芯片240在本实施例中可以是FPGA(Field Programmable GateArray)。

具体地，可编程逻辑芯片240与存储模块230连接，可以读取微控制单元220写入存储模块230的编码信息(处理后的所述测试向量)。然后可以根据该编码信息对待测芯片进行测试，得到测试结果。可编程逻辑芯片240可以将测试结果写入存储模块230中。

在一些示例性的实施方式中，可编程逻辑芯片240可以将编码信息转换为电平信号，跟待测芯片之间进行通信。进而对待测芯片进行测试。

在本实施例中，通过设置存储模块230能够将测试结果和对应的处理后的测试向量进行存储，因为可编程逻辑芯片240处理速度很快，所以要想要不损失速度，达到高性能，就需要通过存储模块230存储这些信息。把想要读取的数据存储到存储模块230中。而当可编程逻辑芯片240测试完一个待测芯片后，可以将测试结果存储至存储模块230中，微控制单元220可以慢慢取出结果信息。这样可编程逻辑芯片240无需等待，可以一直进行测试待测芯片，能够提高测试效率。而进行控制的地方使用微控制单元220，能够使用减少可编程逻辑芯片240的处理负担，可以使用价格更低的小型可编程逻辑芯片240，减少成本。

在一个实施例中，如图2所示，所述存储模块230包括：第一存储模块231、第二存储模块232；

所述第一存储模块231分别与所述微控制单元220、可编程逻辑芯片240连接，用于存储处理后的所述测试向量；

所述第二存储模块232分别与所述可编程逻辑芯片240、所述微控制单元220连接；所述第二存储模块232，用于存储所述待测芯片的测试结果。

第一存储模块231为随机存取存储器，第二存储模块232为先进先出存储器。

其中，随机存取存储器可以是RAM(Random Access Memory)。可以随时读写(刷新时除外)，而且速度很快。工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息,且常用于存储指令或者中间的数据，如指令缓存和数据缓存。先进先出存储器可以是FIFO存储器，常用于数据传输通道中，用于缓存数据，避免数据丢失：如不同速率时钟模块间的数据传输就需要用到异步FIFO存储器。

具体地，RAM分别和微控制单元220、可编程逻辑芯片240连接。RAM用于存储处理后的测试向量数据。在一些示例性的实施方式中，RAM可以和微控制单元220中的DIAN引脚、ADDRA引脚、WEA引脚、ENA引脚、CLKA引脚对应连接。微控制单元220可以通过上述引脚将处理后的测试向量写入RAM中。具体连接方式可参见表2RAM和MCU连接表。RAM可以和可编程逻辑芯片240中ADDRB引脚、ENB引脚、RSTB引脚、REGCEB引脚、CLKB引脚、DOUTB引脚对应连接。可编程逻辑芯片240可以读取RAM中处理后的测试向量。具体连接方式可以参见表3RAM和FPGA连接表。

表2 RAM和MCU连接表

MCU(pin name)	方向	RAM(pin name)
			DINA	→	DINA
ADDRA	→	ADDRA
			WEA	→	WEA
ENA	→	ENA
			CLKA	→	CLKA

表3 RAM和FPGA连接表

FPGA(pin name)	方向	RAM(pin name)
			ADDRB	→	ADDRB
ENB	→	ENB
			RSTB	→	RSTB
REGCEB	→	REGCEB
			CLKB	→	CLKB
DOUTB	←	DOUTB

需要说明的是，此处的引脚仅仅为本实施例中的举例进行说明的引脚名称，本领域技术人员可根据实际的RAM、MCU、FPGA的引脚将RAM分别与MCU以及FPGA进行连接，能够实现对应的功能即可。

FIFO存储器可以分别与可编程逻辑芯片240和微控制单元220连接。可编程逻辑芯片240可以将待测芯片的测试结果写入FIFO存储器中。微控制单元220可以在FIFO存储中读取测试结果。

在本实施例中，通过设置两个不同的存储模块分别存储不同的数据，能够提高可编程逻辑芯片240在测试的处理速度。

在一个实施例中，所述第二存储模块232的第一指示引脚与所述可编程逻辑芯片240连接，第二存储存储模块的第二指示引脚与所述微控制单元220连接。所述第二存储模块232的数据输入引脚与所述可编程逻辑芯片240的数据引脚连接；所述第二存储模块232的数据输出引脚与所述微控制单元220的数据输入引脚连接。所述第一指示引脚为full引脚，所述第二指示引脚为empty引脚。

具体地，FIFO存储器中的full引脚与FPGA中对应的引脚连接。FIFO存储器中的empty引脚和MCU中对应的引脚连接。FIFO存储器中数据写满以后full引脚产生的full拉高；读空以后empty引脚产生的empty信号拉高。MCU可以监控empty信号，不为空时就可以一直读取FIFO存储器中的测试结果。FIFO的数据输入引脚data_in可以与FPGA的数据引脚data连接。FPGA通常情况下只可以想FIFO存储器中写入数据。FIFO存储器的数据输出引脚data_out与MCU的数据输入引脚data_in连接。通常情况下，MCU只可以读取FIFO存储器中的数据。

在一些示例性的实施方式中，FPGA和FIFO的连接可参见表4FPGA和FIFO连接表。

表4 FPGA和FIFO连接表

FPGA(pin name)	方向	FIFO(pin name)
			data	→	data_in
wrclk	→	wr_clk
			wrreq	→	wr_req
full	←	full

MCU和FIFO的连接可参见表5MCU和FIFO连接表。

表5 MCU和FIFO连接表

MCU(pin name)	方向	FIFO(pin name)
			data_in	←	data_out
rdclk	→	rd_clk
			rdreq	→	rd_req
empty	←	empty

在本实施例中，通过使用FIFO存储器能够得到full和empty的信号。MCU可以监控empty信号，不为空时就一直读取结果。进而可以提高处理速度。

在一个实施例中，所述可编程逻辑芯片240与至少一个待测芯片进行连接，所述可编程逻辑芯片240将第一电平信号写入所述待测芯片；以及，接收所述待测芯片发送的第二电平信号。

所述可编程逻辑芯片240的扫描数据引脚与所述待测芯片的扫描输入引脚连接，用于将第一电平信号写入所述待测芯片；

所述可编程逻辑芯片240扫描输出引脚与所述待测芯片的输出引脚连接，用于接收所述待测芯片发送的第二电平信号。

具体地，FPGA可以通过其中的引脚连接多个待测芯片。若需要对多个待测芯片进行测试，则需要修改处理后的测试向量来实现测试多个待测芯片。FPGA可以根据处理后的测试向量，写入对应的第一电平信号至待测芯片中。待测芯片接收到第一电平信号后，可以返回第二电平信号至FPGA。FPGA接收到第二电平信号后对第二电平信号进行判断，进而得到测试结果。处理后的测试向量(编码信息)和第一电平信号对应关系可见表6对应关系表

表6对应关系表

编码信息	FPGA行为描述
		000	忽略此次行为
010	FPGA输入对比低电平
		011	FPGA输入对比高电平
100	FPGA输出低电平
		101	FPGA输出高电平

其中，FPGA输入对比低电平意思是将FPGA设置成输入状态。判断接收到的第二电平信号是否为低电平。若电平不符，输出失败信息。在测试时，FPGA写入同步时钟和串行数据(可以是写入的第一电平信号)至待测芯片上。同步时钟的使用目的是为了告诉待测芯片某一个时间点去采集串行的数据。比如扫描测试设备200和待测芯片之间设置在同步时钟的上升沿时是有效数据的时间点。那么扫描测试设备200在同步时钟上升沿来临前，把处理后的测试向量准备好。上升沿来到时，待测芯片去采集串行数据。这样扫描测试设备200和待测芯片之间就完成了一次数据的传输和采集。

FPGA可以将扫描数据引脚scan_mode与待测芯片的扫描输入引脚scan_mode_in连接，将第一电平信号写入所述待测芯片。FPGA可以将扫描输出引脚scan_out_check与所述待测芯片的输出引脚scan_out连接，用于接收待测芯片发送的第二电平信号。

FPGA和待测芯片的具体连接关系可见表7FPGA和待测芯片连接表。

表7 FPGA和待测芯片连接表

FPGA(pin name)	方向	待测芯片(pin name)
			scan_mode	→	scan_mode_in
scan_rst	→	scan_rst_in
			scan_clk	→	scan_clk_in
scan_data	→	scan_in
			scan_out_check	←	scan_out

在本实施例中，不同的数据可以通过FPGA不同的引脚输入和输出，能够提高测试待测芯片的处理速度。

在一个实施例中，所述工控机100的输出端与所述微控制单元220输入端连接，用于发送控制信号和所述测试向量至所述微控制单元220；所述工控机100的输入端与所述微控制单元220输出端连接，用于接收所述微控制单元220读取的所述测试结果。

其中，控制信号可以包括将处理后的测试向量写入第一存储模块231的指令，测试待测芯片的指令，发送测试结果的指令等等。

具体地，工控机100的输出端可以是TXD端(通常为发送数据端口)与MCU的输入端可以RXD端(通常为接收数据端口)连接。工控可以通过TXD端发送控制信号至MCU的RXD端。工控机100的RXD端可以和MCU的TXD端连接，MCU可以通过TXD段发送测试结果至工控机100的RXD端。

在本实施例中，工控机100和MCU通过不同的端口进行读写数据避免了数据产生的干扰，并且能够提升读写效率。

在一个实施例中，如图3所示，所述可编程逻辑芯片240与所述微控制单元220连接，用于接收所述控制信号。

具体的，可编程逻辑芯片240可以和微控制单元220连接，接收微控制单元220发送的测试指令，根据测试指令对待测芯片进行测试。

需要说明的是，上述各个连接的引脚仅仅为本实施例中的举例进行说明的引脚名称，本领域技术人员可根据实际应用场景中RAM、MCU、FPGA、FIFO存储器的引脚，将RAM、MCU、FPGA以及FIFO存储器进行连接，能够实现上述提及的功能即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片测试系统，其特征在于，所述系统包括：

工控机、扫描测试设备，所述工控机和所述扫描测试设备连接，所述扫描测试设备包括：微控制单元、存储模块、可编程逻辑芯片；

其中，所述工控机与所述微控制单元连接，用于发送测试向量至所述微控制单元，以及接收所述微控制单元发送的测试结果；

所述微控制单元与所述存储模块连接，用于将处理后的所述测试向量写入所述存储模块中，以及读取所述存储模块中存储的测试结果；

所述可编程逻辑芯片分别与所述存储模块和待测芯片连接；所述可编程逻辑芯片用于读取所述存储模块中处理后的所述测试向量，以及将所述待测芯片的测试结果写入所述存储模块。

2.根据权利要求1所述的系统，其特征在于，所述存储模块包括：第一存储模块、第二存储模块；

所述第一存储模块分别与所述微控制单元、可编程逻辑芯片连接，用于存储处理后的所述测试向量；

所述第二存储模块分别与所述可编程逻辑芯片、所述微控制单元连接；所述第二存储模块，用于存储所述待测芯片的测试结果。

3.根据权利要求2所述的系统，其特征在于，所述第二存储模块的第一指示引脚与所述可编程逻辑芯片连接，第二存储模块的第二指示引脚与所述微控制单元连接。

4.根据权利要求2或3所述的系统，其特征在于，所述第二存储模块的数据输入引脚与所述可编程逻辑芯片的数据引脚连接；所述第二存储模块的数据输出引脚与所述微控制单元的数据输入引脚连接。

5.根据权利要求1或2所述的系统，其特征在于，所述可编程逻辑芯片与至少一个待测芯片进行连接，所述可编程逻辑芯片将第一电平信号写入所述待测芯片；以及，接收所述待测芯片发送的第二电平信号。

6.根据权利要求5所述的系统，其特征在于，所述可编程逻辑芯片的扫描数据引脚与所述待测芯片的扫描输入引脚连接，用于将第一电平信号写入所述待测芯片；

所述可编程逻辑芯片扫描输出引脚与所述待测芯片的输出引脚连接，用于接收所述待测芯片发送的第二电平信号。

7.根据权利要求1所述的系统，其特征在于，所述工控机的输出端与所述微控制单元输入端连接，用于发送控制信号和所述测试向量至所述微控制单元；所述工控机的输入端与所述微控制单元输出端连接，用于接收所述微控制单元读取的所述测试结果。

8.根据权利要求7所述的系统，其特征在于，所述可编程逻辑芯片与所述微控制单元连接，用于接收所述控制信号。

9.根据权利要求2或3所述的系统，其特征在于，所述第一存储模块为随机存取存储器；所述第二存储模块为先进先出存储器。

10.根据权利要求3所述的系统，其特征在于，所述第一指示引脚为full引脚，所述第二指示引脚为empty引脚。

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