KR100337687B1

KR100337687B1 - 직병렬컨버터

Info

Publication number: KR100337687B1
Application number: KR1019970067058A
Authority: KR
Inventors: 요시아끼 우메자와
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1997-01-31
Filing date: 1997-12-09
Publication date: 2002-07-18
Also published as: JPH10224231A; EP0856948A1; TW393832B; CN1191420A; KR19980070138A

Abstract

직병렬 컨버터는 직렬 데이터가 하나씩 전송되도록 매 사이클마다 위상이 쉬프트되는 복수의 병렬 클록 신호에 응답하여 병렬 데이터 컨버터를 동작시키는 복수의 저장 회로를 포함한다.

따라서, 직병렬 컨버터는 동작 노이즈의 발생을 감소시키고, 회로 동작의 신뢰성을 향상시킬 수 있다.

Description

직병렬 컨버터 {SERIAL-TO-PARALLEL CONVERTER}

본 발명은 일반적으로 반도체 집적 회로에 관한 것이며, 특히, 본 발명은 수신된 직렬 데이터를 대응하는 병렬 데이터로 변환시키는 직병렬 컨버터에 관한 것이다.

본 출원은 참조로 여기에 포함된 1997년 1월 31일 출원된 일본 출원 번호 19069/1997 에 대응하는 출원이다.

도 6 은 종래 기술에 따른 직병렬 컨버터를 도시한 회로도이다.

쉬프트 레지스터 (10) 는 D 타입 플립플롭 (FF) (11-1∼11-n) (n≥2, n:정수) 을 포함한다. FF (11-1) 의 데이터 입력 단자 D 는 복수의 비트로 구성된 데이터를 비트 단위로 직렬로 수신하는 직렬 데이터 입력 단자 (1) 에 접속된다. FF (11-2) 의 데이터 입력 단자 D 는 FF (11-1) 의 출력 단자 Q 에 접속된다. FF (11-3∼11-n) 에 대한 접속은 이러한 방식으로 계속된다. FF (11-n) 의 출력 단자 Q 는 병렬 컨버터 (20) 에 접속된다. 직렬 클록 입력 단자 (3) 는 FF (11-1∼11-n) 의 클록 단자에 각각 접속된다.

FF (11-1∼11-n) 은 공통 직렬 클록에 응답하여 비트 단위로 복수의 비트를 각각 저장한다. 그러므로, n 개의 비트 데이터가 직렬 데이터 입력 단자 (1)에서 수신될 때, 쉬프트 레지스터 (10) 는 n 개의 클록 사이클로 데이터를 저장할 수 있다.

병렬 컨버터 (20) 는 D 타입 플립플롭 (FF) (21-1∼21-n)(n≥2, n:정수) 을 포함한다. FF (21-1) 의 데이터 입력 단자 D 는 FF (11-1) 의 출력 단자 Q 에 접속된다. FF (21-1) 의 출력 단자 Q 는 병렬 데이터 출력 단자 (30-1) 에 접속된다. FF (21-2∼21-n) 에 대한 접속은 이러한 방식으로 계속된다. 병렬 클록 입력 단자 (5) 는 병렬 클록 신호를 수신하고 FF (21-1∼21-n) 의 클록 단자에 각각 접속된다.

병렬 컨버터 (20) 에서, 병렬 클록 신호에 응답하여, FF (21-1∼21-n) 은 각각 데이터 입력 단자 D 에서 수신된 복수의 비트를 비트 단위로 저장하고 출력할 수 있다. 그러므로, n 개의 비트의 데이터가 쉬프트 레지스터 (10) 에 저장될 때, 병렬 컨버터 (20) 는 n 개의 비트의 데이터를 병렬 데이터 출력 단자 (30-1∼30-n) (n≥2, n:정수) 에 병렬로 출력할 수 있다.

도 6 의 직병렬 컨버터는 다수의 D-타입 플립플롭 회로를 필요로 하기 때문에 비교적 넓은 장치 영역을 필요로 한다. 즉, n 개의 병렬 데이터 출력의 경우에, 2n 개의 D-타입 플립플롭이 필요하다. 또한, 모든 플립플롭 (11-1∼11-n 및 21-1∼21-n) 이 동시에 클록되기 때문에, 동작 노이즈가 발생할 수 있다.

본 발명의 목적은 동작 노이즈의 발생을 감소시키고 회로 동작의 신뢰성을 향상시킬 수 있는 직병렬 컨버터를 제공하는 것이다.

도 1 은 본 발명의 제 1 실시예에 따른 직병렬 컨버터를 도시한 회로도.

도 2 는 도 1 에 도시한 직병렬 컨버터의 동작을 설명하기 위한 타이밍 챠트.

도 3 은 본 발명의 제 2 실시예에 따른 직병렬 컨버터를 도시한 회로도.

도 4 는 본 발명의 제 3 실시예에 따른 직병렬 컨버터를 도시한 회로도.

도 5 는 도 4 에 도시한 직병렬 컨버터의 동작을 설명하기 위한 타이밍 챠트.

도 6 은 종래 기술에 따른 직병렬 컨버터를 도시한 회로도.

*도면의 주요부분에 대한 부호의 설명*

101 : 직렬 데이터 입력 단자 103 : 직렬 클록 입력 단자

105-1∼105-n, 241∼246 : 제 1 병렬 클록 입력 단자

11-1∼11-n, 10, 121-1∼121-n, 211, 212 : D 타입 플립플롭

120, 220 : 병렬 컨버터 130-1∼130-n : 출력 단자

150 : 클록 구동 회로 210 : 데이터 전송 회로

231, 232 : 제 2 병렬 클록 입력 단자

251∼256 : 병렬 데이터 출력 단자

본 발명의 일 태양에 따르면, 상기 목적을 성취하기 위하여, 제 1 클록 신호의 제 1 전위 레벨로부터 제 2 전위 레벨로의 클록 전이에 응답하여, 수신된 직렬 데이터의 각각의 비트를 저장하고 출력하는 데이터 수신 회로; 및 복수의 저장 회로를 갖는 병렬 컨버터를 구비하는 직병렬 컨버터가 제공되며, 그 저장 회로들 각각은, 복수의 제 2 클록 신호 중 각각의 클록 신호의 전이에 응답하여 상기 데이터 수신 회로로부터 출력된 데이터의 한 비트를 저장 및 출력하고, 그 제 2 클록 신호들은 제 1 전위 레벨에서 제 2 전위 레벨로의 연속적인 클록 전이들을 가져 그 복수의 저장회로를 연속으로 클록시킨다.

본 발명의 또 다른 태양에 따르면, 상기 목적을 달성하기 위하여,

입력 단자, 출력 단자 및 클록 단자를 가지며, 그 입력 단자에서 직렬 데이터를 수신하고, 그 클록 단자에 인가되는 제 1 클록 신호의 매 클록 전이동안 그 직렬 데이터의 논리 레벨을 그 출력 단자에서 출력하는 제 1 지연 회로; 및 각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인, n 개의 제 2 지연 회로를 구비하는 직병렬 컨버터가 제공되며,

그 n 개의 제 2 지연 회로의 입력 단자는 그 제 1 지연 회로의 출력 단자에 접속되고, 그 n 개의 제 2 지연 회로의 클록 단자는 n 개의 제 2 클록 신호를 각각 수신하며,

그 n 개의 제 2 지연 회로 각각은, 이 n 개의 제 2 지연 회로 각각의 클록 단자에 인가되는 상기 n 개의 제 2 클록 신호 각각의 클록 신호의 매 클록 전이동안 그 제 1 지연 회로의 출력 단자의 논리 레벨을 그 n 개의 제 2 지연 회로 각각의 출력 단자에 출력하고, 그 n 개의 제 2 클록 신호의 위상이 서로 어긋남으로써,그 n 개의 제 2 지연 회로가 연속으로 클록된다.

입력 단자, 출력 단자 및 클록 단자를 가지며, 그 입력 단자에서 직렬 데이터를 수신하고, 그 클록 단자에 인가되는 제 1 클록 신호의 매 클록 전이동안 그 출력 단자에서 그 직렬 데이터의 논리 레벨을 출력하는 제 1 지연 회로;

각각이 입력 단자, 출력 단자 및 클록 단자를 가지는 제 2 및 제 3 지연 회로;

각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인 n 개의 제 4 지연 회로를 포함하는 제 1 군; 및

각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인 n 개의 제 4 지연 회로를 포함하는 제 2 군을 구비하는 직병렬 컨버터가 제공되며,

그 제 2 및 제 3 지연 회로의 입력 단자는 그 제 1 지연 회로의 출력 단자에 접속되고, 그 제 2 및 제 3 지연 회로의 클록 단자는 제 2 및 제 3 클록 신호를 각각 수신하고,

그 제 2 및 제 3 지연 회로 각각은, 그 제 2 및 제 3 지연 회로 각각의 클록 단자에 인가된 그 제 2 및 제 3 클록 신호 중 개별적인 하나의 클록 신호의 매 클록 전이동안, 그 제 1 지연 회로의 출력 단자의 논리 레벨을 그 제 2 및 제 3 지연 회로 각각의 출력 단자에 출력하며, 그 제 2 및 제 3 클록 신호의 위상이 서로 어긋남으로써 그 제 2 및 제 3 지연 회로가 연속으로 클록되며;

그 제 1 군의 n 개의 제 4 지연 회로 각각의 입력 단자는 그 제 2 지연 회로의 출력 단자에 접속되고, 그 제 1 군의 n 개의 제 4 지연 회로 각각의 클록 단자는 2n 개의 제 4 클록 신호 중 첫 번째 n 개의 클록 신호를 각각 수신하며,

그 제 1 군의 n 개의 제 4 지연 회로 각각은, 그 제 4 지연 회로들의 클록 단자에 인가되는 2n 개의 제 4 클록 신호의 그 첫 번째 n 개 중 개별적인 하나의 클록 신호의 매 클록 전이동안 그 제 2 지연 회로의 출력 단자의 논리 레벨을 그 제 1 군의 제 4 지연 회로들 각각의 출력 단자에 출력하며;

그 제 2 군의 n 개의 제 4 지연 회로 각각의 입력 단자는 그 제 3 지연 회로의 출력 단자에 접속되며, 그 제 2 군의 n 개의 제 4 지연 회로 각각의 클록 단자는 2n 개의 제 4 클록 신호 중 두 번째 n 개의 클록 신호를 각각 수신하며,

그 제 2 군의 n 개의 제 4 지연 회로 각각은, 그 제 4 지연 회로의 클록 단자에 인가되는 2n 개의 제 4 클록 신호의 그 두 번째 n 개 중 개별적인 하나의 클록 신호의 매 클록 전이동안 그 제 3 지연 회로의 출력 단자의 논리 레벨을 그 제 2 군의 제 4 지연 회로들 각각의 출력 단자에 출력하며, 그 2n 개의 제 4 클록 신호의 위상이 서로 어긋남으로써, 2n 개의 제 4 지연 회로의 그 제 1 및 제 2 군이 연속으로 클록된다.

본 명세서는 본 발명으로서 간주되는 주요 내용을 구체적으로 지적하고 명료하게 청구하는 청구항들로 종결되지만, 본 발명의 목적들, 특징들 및 이점들과 함께 본 발명을 첨부한 도면을 참조하여 설명한다.

본 발명에 따른 직병렬 컨버터의 제 1 실시예를 첨부한 도면들을 참조하여이하 설명한다.

도 1 은 본 발명의 제 1 실시예에 따른 직병렬 컨버터를 도시한 회로도이다.

도 1 에 도시한 바와 같이, 직병렬 컨버터는 복수의 비트로 이루어진 데이터의 각각의 비트를 직렬로 수신하는 데이터 수신 회로인 D 타입 플립플롭 (FF) (110), 및 데이터 수신 회로로부터의 출력을 수신하는 병렬 컨버터 (120)를 구비한다. FF (110) 의 데이터 입력 단자 D 는 복수의 비트로 이루어진 데이터의 각각의 비트를 연속적으로 수신하는 직렬 데이터 입력 단자 (101) 에 접속된다. FF (110) 의 클록 단자 C 는 제 1 클록 신호인 직렬 클록 신호를 수신하는 직렬 클록 입력 단자 (103) 에 접속된다. FF (110) 는 데이터 출력 단자 Q 를 갖는다.

FF (110) 은 그 직렬 클록 신호의 상승 에지에 응답하여 그 직렬 데이터 입력 단자 D 에서 수신된 비트를 저장하고 출력한다.

병렬 컨버터 (120) 는 저장 회로인 복수의 D 타입 플립플롭 (FF) (121-1∼ 121-n) (n≥2, n:정수) 을 포함한다.

FF (121-1∼121-n) 에서, 데이터 입력 단자들 D 각각은 FF (110) 의 데이터 출력 단자 Q 에 접속된다.

FF (121-1∼121-n) 의 클록 단자들 C 각각은 복수의 병렬 클록 입력 단자 (105-1∼105-n) (n≥2, n:정수) 의 각각에 접속된다.

그 병렬 클록 입력 단자들 각각은 제 2 클록 신호인 복수의 병렬 클록 신호중 하나의 클록신호를 각각 수신한다.

FF (121-1∼121-n) 의 각각은, 출력 단자들 (130-1∼130-n) 에 각각 접속되는 데이터 출력 단자들 Q 각각을 갖는다.

상술한 바와 같이 구성된 병렬 컨버터 (120) 는 복수의 병렬 클록 신호의 상승 에지 각각에 응답하여 FF (110) 으로부터 출력된 소정 비트들을 저장하고 출력한다.

상술한 바와 같이 구성된 제 1 실시예의 직병렬 컨버터의 동작을 도 1 에 도시한 회로도 및 도 2 에 도시한 타이밍 챠트를 참조하여 이하 설명한다.

초기 상태에서, FF (110) 및 FF (121-1∼121-4) 각각은 무효 데이터로서 "0" 을 저장한다. 병렬 클록 입력 단자 (105-1, 105-2) 에서 수신된 병렬 클록 신호들 및 직렬 클록 신호 모두는 로우 전위 레벨에 있다. 병렬 클록 입력 단자 (105-3, 105-4) 에서 수신된 병렬 클록 신호들은 하이 전위 레벨에 있다.

타이밍 T1 에서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지에 응답하여, 4 개의 비트 A1∼A4 로 이루어진 데이터 내의 비트 A1 를 수신한다. 또한, 병렬 클록 입력 단자 (105-2) 는 타이밍 T1 전에 상승한다. 그러나, FF (110) 의 출력은 초기 단계에서 무효 데이터로서 "0" 을 저장하고 출력하므로, "0" 이 FF (121-2) 에 저장되고 출력된다.

타이밍 T2 에서, FF (110) 는 직렬 클록 신호의 상승 에지에 응답하여, 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A1 을 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A2 를 수신한다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍에서 다음 비트 A2 를 수신하면, 다음 비트 A2 가 FF (110) 내에저장된다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍후방에서 다음 비트 A2 를 수신하므로, 본 발명은 상기의 문제를 피할 수 있다. 또한, 병렬 클록 입력 단자 (105-1) 에 입력된 병렬 클록 신호는 상승한다. 여기서, 비트 A1 의 출력은 FF (110) 의 동작 지연 때문에 FF (110) 내에서 지연된다. 이는 FF (121-1) 가, FF (110) 가 A1 전에 출력한 데이터 "0" 을 저장하는 이유이다.

타이밍 T3 에서, 직렬 클록 신호의 상승 에지에 응답하여, FF (110) 는 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A2 를 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A3 를 수신한다. 그리고, 병렬 클록 입력 단자 (105-4) 에 입력된 병렬 클록 신호가 상승한다.

여기서, 비트 A3 의 출력은 FF (110) 의 동작 지연 때문에 FF (110) 내에서 지연된다. 이는 FF (121-4) 가, FF (110) 이 A2 전에 출력한 A1 을 저장하는 이유이다.

타이밍 T4∼T6 에서, 각각의 병렬 클록 입력 단자 (105-3∼105-1) 에 입력된 각각의 병렬 클록 신호의 매 상승 에지에 응답하여, FF (121-3∼121-1) 은 FF (110) 으로부터 출력된 비트 A2∼A4 를 각각 저장하고 출력한다. 따라서, 병렬 컨버터 (120) 는, 직렬로 입력된 4 개의 비트 A1∼A4 로 이루어진 데이터를 각각의 병렬 데이터 출력 단자 (130-4∼130-1) 에 병렬로 각각 출력한다. 여기서, FF (110) 는 직렬 데이터 입력 단자 (101) 에서 수신된 비트 B1 를 저장하고 출력한다.

타이밍 T7 및 T8 에서, 병렬 컨버터 (120) 는 복수의 병렬 클록 신호 각각의 상승 에지에 응답하여, 비트 B1∼B4 의 4개의 비트로 이루어진 데이터 및 비트 C1∼C4 의 4개의 비트로 이루어진 데이터를 각각 병렬로 출력한다. 또한, 병렬 데이터 출력 단자 (130-1) 로부터 출력된 비트는 4 개의 비트 중 직렬 데이터 입력 단자 (101) 에 마지막으로 입력된 비트이며 (도 2 에 도시한 비트 A4), 병렬 데이터 출력 단자 (130-4) 로부터 출력된 비트는 4 개의 비트 중 직렬 데이터 입력 단자 (101) 에 처음 입력된 비트이다 (도 2 에 도시된 비트 A1).

제 1 실시예의 직병렬 컨버터에서, 복수의 병렬 클록 신호의 상승 에지 각각의 타이밍의 위상이 직렬 클록 신호의 매 사이클마다 각각 쉬프트되므로, 직병렬 컨버터를 이루는 모든 FF 는 동시에 동작하지 않는다.

따라서, 제 1 실시예는 직병렬 컨버터가 동작할 때, 동작 노이즈의 발생을 감소시킬 수 있다. 또한, 제 1 실시예는 직병렬 컨버터 회로의 크기를 줄일 수 있다.

본 발명에 따른 직병렬 컨버터의 제 2 실시예를 첨부한 도면을 참조하여 이하 상세히 설명한다.

도 3 은 본 발명의 제 2 실시예에 따른 직병렬 컨버터를 도시한 회로도이다.

도 3 에 도시한 바와 같이, 제 2 실시예의 특징은 클록 분주 회로 (clock dividing circuit) (150) 를 갖는 것이다. 클록 분주 회로 (150) 는 직렬 클록 신호를 수신하여 이 직렬 클록 신호를 분주한다. 그 후에, 클록 분주 회로 (150)는 직렬 클록 신호의 매 사이클에서 위상이 쉬프트되는 상태의 상승하는 복수의 병렬 클록 신호를 출력한다.

그 후에, 클록 분주 회로 (150) 는 복수의 병렬 클록 신호를 병렬 컨버터 (120) 내의 각각의 FF (121-1∼121-n) 에 각각 출력한다.

따라서, 제 2 실시예는 직병렬 컨버터 내에서 직렬 클록 신호와 동기화된 병렬 클록 신호들을 발생시킬 수 있으므로, 제 2 실시예는 복수의 병렬 클록 신호를 수신하기 위한 외부로부터의 입력 신호들 및 입력 신호 단자들의 수를 감소시킬 수 있다.

또한, 병렬 클록 신호들은 직렬 클록 신호와 쉽게 동기화되기 때문에, 제 2 실시예는 회로 동작의 신뢰성을 향상시킬 수 있다.

본 발명에 따른 직병렬 컨버터의 제 3 실시예를 첨부한 도면을 참조하여 이하 상세히 설명한다.

도 4 는 본 발명의 제 3 실시예에 따른 직병렬 컨버터를 도시한 회로도이다.

도 4 에 도시한 바와 같이, 제 3 실시예의 특징은 데이터 전송 회로 (210) 로서 기능하는 제 2 데이터 수신 회로, 및 FF (110) 를 포함하는 제 1 데이터 수신 회로를 갖는 것이다. 데이터 전송 회로 (210) 는 D 타입 플립플롭 (211, 212) (FF 211, FF 212) 을 포함한다. FF (211) 및 FF (212) 의 데이터 입력 단자 D 각각은 FF (110) 의 출력 단자 Q 에 접속된다. FF (211) 의 클록 단자 C 는, 복수의 제 2 병렬 클록 신호 중의 일방을 수신하는 제 2 병렬 클록 신호 입력 단자 (231) 에 접속된다. 마찬가지로, FF (212) 의 클록 단자는, 그 복수의 제 2 병렬클록 신호들 중의 타방을 수신하는 제 2 병렬 클록 신호 입력 단자 (232) 에 접속된다. 그리고, FF (211) 및 FF (212) 는 출력 단자 Q 를 각각 갖는다. 예를 들면, 복수의 제 2 병렬 클록 신호는 2 개의 신호로 도시된다. 이 두 개의 신호는 서로 상보적인 전위 레벨을 갖는다. 그리고, 제 2 병렬 클록 신호들 각각의 하나의 클록 사이클은 직렬 클록 신호의 두 개의 클록 사이클과 동일하다.

상술한 바와 같이 구성된 데이터 전송 회로 (210) 는 제 2 병렬 클록 신호의 상승 에지에 응답하여 FF (110) 으로부터 FF (211) 또는 FF (212) 로 출력되는 직렬 데이터의 한 비트를 저장하고 출력한다. 여기서, 두 개의 제 2 병렬 클록 신호들은 서로 상보적인 전위 레벨들을 가지므로, 데이터 전송 회로 (210) 는 서로 매 1/2 사이클만큼 쉬프트된 타이밍에서, FF (110) 로부터 출력되는 직렬 데이터의 하나의 비트를 비트 단위로 저장한다.

병렬 컨버터 (220) 는, 데이터 전송 회로 (210) 의 출력들의 개수에 대응하는 블록들로 그룹지어진 복수의 D 타입 플립플롭 (FF) (221-226) 을 포함한다. 여기서, 데이터 전송회로 (210) 는 두 개의 출력을 가지므로, 두 개의 출력 중 하나의 출력을 수신하는 제 1 FF 그룹, 및 두 개의 출력 중 다른 하나의 출력을 수신하는 제 2 FF 그룹으로 그룹지어진다. 데이터 전송 회로 (210) 는, FF (221, 223, 225) 의 각각의 데이터 입력 단자 D 로 FF (211) 의 출력을 수신하는 FF (221, 223, 225) 을 포함하는 제 1 블록, 및 FF (222, 224, 226) 의 각각의 데이터 입력 단자 D 로 FF (212) 의 출력을 수신하는 FF (222, 224, 226) 을 포함하는 제 2 블록을 포함한다. FF (221, 223, 225) 의 클록 단자 C 각각은 복수의 제 1 병렬 클록 신호 중 하나를 수신하는 제 1 병렬 클록 입력 단자 (241, 243, 245) 에 각각 접속된다. 마찬가지로, FF (242, 244, 246) 의 클록 단자 C 각각은 복수의 제 1 병렬 클록 신호 중 하나를 수신하는 제 1 병렬 클록 입력 단자 (222, 224, 226) 에 각각 접속된다. 그리고, FF (221∼226) 는 출력 단자 Q 를 각각 갖는다. 여기서, FF (221∼226) 에는 직렬 클록 신호의 매 사이클마다 위상이 쉬프트되는 상태의 상승하는 제 1 병렬 클록 신호가 입력된다. 여기서, 제 1 병렬 클록 신호들 각각의 한 사이클은 직렬 클록 신호의 6 사이클과 같다.

상술한 바와 같이 구성된 제 3 실시예의 직병렬 컨버터의 동작을 도 4 에 도시한 회로도 및 도 5 에 도시한 타이밍 챠트를 참조하여 이하 설명한다.

초기 상태에서, 제 3 실시예는 FF (110, 211, 212, 221∼226) 에 무효 데이터로서 "0" 이 저장되고, 제 2 병렬 클록 신호가 수신되는 제 2 병렬 클록 입력 단자 (232) 및 제 1 병렬 클록 신호가 수신되는 제 1 병렬 클록 입력 단자 (242∼ 244) 가 모두 로우 레벨에 있으며, 제 2 병렬 클록 신호가 수신되는 제 2 병렬 클록 입력 단자 (231) 및 제 1 병렬 클록 신호가 수신되는 제 1 병렬 클록 입력 단자 (241, 245, 246) 모두가 하이 레벨에 있는 경우를 가정한다.

타이밍 T1 에서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승에 응답하여 비트 A1∼A6 의 6 개의 비트로 구성된 데이터 내의 비트 A1 을 수신한다. 여기서, 또한, 제 2 병렬 클록 입력 단자 (232) 에 입력되는 제 2 병렬 클록 신호 및 제 1 병렬 클록 입력 단자 (244) 에 입력되는 제 1 병렬 클록 신호 모두가 상승한다. 그러나, FF (110, 212) 의 출력은 무효 데이터로서 "0" 이기 때문에, FF(212, 224) 는 "0" 을 무효 데이터로서 저장하고 출력한다.

타이밍 T2 에서, FF (110) 는 직렬 클록 신호의 상승에 응답하여 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A1 을 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A2 를 수신한다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍에서 다음 비트 A2 를 수신하면, 다음 비트 A2 가 FF (110) 내에 저장된다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A2 를 수신하므로, 본 발명은 상기 문제를 피할 수 있다. 또한, 제 2 병렬 클록 입력 단자 (231) 에 입력된 제 2 병렬 클록 신호와 제 1 병렬 클록 입력 단자 (243) 에 입력된 제 1 병렬 클록 신호 모두가 상승한다. 그러나, 비트 A1 의 출력이 FF (110) 의 동작지연으로 인하여 FF (110) 내에서 지연되므로, FF (211) 는, 제 2 병렬 클록 신호의 상승 에지에 응답하여, A1 이 저장되기 전에 FF (110) 가 출력한 데이터 "0" 을 저장한다. 그리고, FF (211) 의 출력이 데이터 0" 을 출력하므로, FF (223) 는 데이터 "0" 을 저장하고 출력한다.

타이밍 T3 에서, FF (110) 는 직렬 클록 신호의 상승에 응답하여 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A2 를 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A3 를 수신한다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍에서 다음 비트 A3 를 수신하면, 다음 비트 A3 가 FF (110) 내에 저장된다. 직렬 데이터 입력 단자 (101) 가 직렬 클록 신호의 상승 에지의 타이밍후방에서 다음 비트 A3 를 수신하므로, 본 발명은 상기의 문제를 피할 수 있다. 또한, 제 2 병렬 클록 입력 단자 (232) 에 입력된 제 2 병렬 클록 신호가 상승한다. 그러나, 비트 A2 의 출력이 FF (110) 의 동작 지연으로 인하여 FF (110) 내에서 지연되므로, FF (212) 는 제 2 병렬 클록 신호의 상승 에지에 응답하여, A2 가 저장되기 전에 FF (110) 가 출력한 비트 A1 을 저장하고 출력한다. 또한, 제 1 병렬 클록 입력 단자 (242) 에 입력된 제 1 병렬 클록 신호가 상승한다. 그러나, 비트 A1 의 출력이 FF (212) 의 동작 지연으로 인하여 FF (212) 내에서 지연되므로, FF (222) 는 제 1 병렬 클록 신호의 상승 에지에 응답하여, A1 이 저장되기 전에 FF (212) 가 출력한 데이터 "0" 을 저장하고 출력한다.

타이밍 T4 에서, FF (110) 는 직렬 클록 신호의 상승에 응답하여, 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A3 를 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는, 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A4 를 수신한다. 또한, 제 2 병렬 클록 입력 단자 (231) 에 입력된 제 2 병렬 클록 신호가 상승한다. 그러나, 비트 A3 의 출력은 FF (110) 의 동작 지연으로 인하여 FF (110) 내에서 지연되므로, FF (211) 는 제 2 병렬 클록 신호의 상승 에지에 응답하여, 비트 A3 가 저장되기 전에 FF (110) 가 출력한 비트 A2 를 저장하고 출력한다. 여기서, 또한, 제 1 병렬 클록 입력 단자 (241) 에 입력된 제 1 병렬 클록 신호가 상승한다. 그러나, 비트 A2 의 출력이 FF (211) 의 동작 지연으로 인하여 FF (211) 내에서 지연되므로, FF (221) 는 제 1 병렬 클록 신호의 상승 에지에 응답하여, 비트 A2 가 출력되기 전에 FF (211) 가 출력한 데이터 "0" 을 저장하고 출력한다.

타이밍 T5 에서, FF (110) 는 직렬 클록 신호의 상승에 응답하여, 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A4 를 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A5 를 수신한다. 또한, 제 2 병렬 클록 입력 단자 (232) 에 입력된 제 2 병렬 클록 신호가 상승한다. 그러나, 비트 A4 의 출력이 FF (110) 의 동작 지연으로 인하여 FF (110) 내에서 지연되므로, FF (212) 는 제 2 병렬 클록 신호의 상승 에지에 응답하여, 비트 A4 가 저장되기 전에 FF (110) 가 출력한 비트 A3 를 저장하고 출력한다. 여기서, 또한, 제 1 병렬 클록 입력 단자 (246) 에 입력된 제 1 병렬 클록 신호가 상승한다. 그러나, 비트 A3 의 출력이 FF (212) 의 동작 지연으로 인하여 FF (212) 내에서 지연되므로, FF (226) 는 제 1 병렬 클록 신호의 상승 에지에 응답하여, 비트 A3 가 저장되기 전에 FF (211) 가 출력한 비트 A1를 저장하고 출력한다.

타이밍 T6 에서, FF (110) 는 직렬 클록 신호의 상승에 응답하여 직렬 데이터 입력 단자 (101) 에서 수신된 비트 A5 를 저장하고 출력한다. 여기서, 직렬 데이터 입력 단자 (101) 는 직렬 클록 신호의 상승 에지의 타이밍 후방에서 다음 비트 A6 을 수신한다. 또한, 제 2 병렬 클록 입력 단자 (231) 에 입력된 제 2 병렬 클록 신호가 상승한다. 그러나, 비트 A5 의 출력이 FF (110) 의 동작 지연으로 인하여 FF (110) 내에서 지연되므로, FF (211) 는 제 2 병렬 클록 신호의 상승 에지에 응답하여, 비트 A5 가 저장되기 전에 FF (110) 가 출력한 비트 A4 를 저장하고 출력한다. 여기서, 또한 제 1 병렬 클록 입력 단자 (245) 에 입력된 제 1 병렬 클록 신호가 상승한다. 그러나, 비트 A4 의 출력이 FF (211) 의 동작 지연으로 인하여 FF (211) 내에서 지연되므로, FF (225) 는 제 1 병렬 클록 신호의 상승 에지에 응답하여, 비트 A4 가 저장되기 전에 FF (211) 가 출력한 비트 A2 를 저장하고 출력한다.

타이밍 T7 에서, FF (224) 는 제 1 병렬 클록 입력 단자 (244) 에 입력되는 제 1 병렬 클록 신호의 상승 에지에 응답하여, FF (212) 로부터 출력된 비트 A3 을 저장하고 출력한다.

타이밍 T8 에서, FF (223) 는 제 1 병렬 클록 입력 단자 (243) 에 입력되는 제 1 병렬 클록 신호의 상승 에지에 응답하여, FF (211) 로부터 출력되는 비트 A4를 저장하고 출력한다.

타이밍 T9 에서, FF (222) 는 제 1 병렬 클록 입력 단자 (242) 에 입력되는 제 1 병렬 클록 신호의 상승 에지에 응답하여, FF (212) 로부터 출력된 비트 A5 를 저장하고 출력한다.

타이밍 T10 에서, FF (221) 는 제 1 병렬 클록 입력 단자 (241) 에 입력되는 제 1 병렬 클록 신호의 상승 에지에 응답하여, FF (211) 로부터 출력된 비트 A6 를 저장하고 출력한다.

병렬 컨버터 (220) 는 직렬로 입력된 비트 A1∼A6 의 6 개의 비트로 이루어진 데이터를 병렬 출력 단자 (251∼256) 에 출력한다. 여기서, FF (110) 는 직렬 데이터 입력 단자 (101) 의 비트 B3 을 저장하고 출력한다. 그리고, 병렬 출력 단자 (251) 로부터 출력되는 데이터의 비트는, 6 개의 비트 내에서 직렬 데이터 입력 단자 (101) 에 마지막으로 입력된 비트이다 (도 5 에 도시한 A6) . 그리고, 병렬 출력 단자 (256) 로부터 출력되는 데이터의 비트는, 6 개의 비트 내에서 직렬 데이터 입력 단자 (101) 에 제일 먼저 입력된 비트이다 (도 5 에 도시한 A1).

상술한 바와 같이 구성된 제 3 실시예에서, 직병렬 컨버터는 데이터 전송 회로 (210) 를 가지므로, 이 데이터 전송회로는 상보적인 2 개의 병렬 클록 신호를 사용하여 FF (110) 로부터의 출력들을 번갈아 저장한 후, 저장된 비트를 각각 출력한다. 그리고, 제 3 실시예는 FF (221∼226) 를 데이터 전송 회로 (210) 의 출력들의 개수에 대응하는 몇몇의 블록들로 그룹화하고, 제 1 병렬 클록 신호에 응답하여 비트들을 하나씩 각각 저장하고 출력한다. 또한, 복수의 제 1 병렬 클록 신호의 상승 타이밍의 위상이 직렬 클록 신호의 매 사이클마다 쉬프트되므로, 직병렬 컨버터를 구성하는 모든 FF 가 동시에 동작하지 않는다.

따라서, 제 3 실시예는 동작 노이즈의 발생을 감소시킬 수 있다.

또한, 제 3 실시예는 직병렬 컨버터 회로의 크기를 줄일 수 있다.

또한, 제 3 실시예는 데이터 전송 회로 (210) 를 제공함으로써 직렬 클록 신호의 한 사이클보다 더 오랫동안 FF (110) 로부터의 출력을 유지할 수 있으므로, 이는 동작 이득을 쉽게 증가시키고 데이터의 비트들을 병렬 컨버터 (220) 에 확실하게 전송할 수 있다. 따라서, 제 3 실시예는 직병렬 컨버터의 동작의 신뢰성을 향상시킬 수 있다.

본 발명을 예시적 실시예들을 참조하여 설명하였지만, 이러한 설명을 제한된의미로 해석하지 않는다. 당업자는 이 설명을 참고하여 본 발명의 다른 실시예들 뿐만 아니라 이 예시적 실시예들의 다양한 변형들을 알 수 있다. 그러므로, 첨부된 청구항들은 본 발명의 진정한 범위 내의 그런 변형들 또는 실시예들을 포괄함을 알아야 한다.

상술한 바와 같이, 본 발명에 따르면, 동작 노이즈의 발생을 감소시키고 회로 동작의 신뢰성을 향상시킬 수 있으며, 회로의 크기를 줄일 수 있는 직병렬 컨버터가 제공된다.

Claims

제 1 클록 신호의 제 1 전위 레벨로부터 제 2 전위 레벨로의 클록 전이에 응답하여, 수신된 직렬 데이터의 각각의 비트를 저장하고 출력하는 데이터 수신 회로; 및

복수의 저장 회로를 가진 병렬 컨버터를 구비하는 직병렬 컨버터로서,

상기 저장 회로들 각각은 복수의 제 2 클록 신호 중 각각의 클록 신호의 전이에 응답하여, 상기 데이터 수신 회로로부터 출력된 데이터의 하나의 비트를 저장 및 출력하고, 상기 제 2 클록 신호들은 상기 제 1 전위 레벨로부터 상기 제 2 전위 레벨로의 연속적인 클록 전이들을 가져 상기 복수의 저장 회로를 연속으로 클록하도록 하는 것을 특징으로 하는 직병렬 컨버터.
제 1 항에 있어서,

상기 제 2 클록 신호들을 발생시키기 위하여 상기 제 1 클록 신호의 주파수를 분주하는 분주 회로를 더 구비하는 것을 특징으로 하는 직병렬 컨버터.
제 1 항에 있어서,

상기 데이터 수신 회로는,

상기 제 1 클록 신호의 상기 제 1 전위 레벨로부터 상기 제 2 전위 레벨로의 상기 클록 전이에 응답하여, 상기 수신된 직렬 데이터의 각각의 비트를 저장하고출력하는 제 1 수신 회로; 및

상기 제 1 수신회로로부터 출력된 데이터의 한 비트를 복수의 제 3 클록 신호 각각의 클록 신호의 클록 전이에 응답하여 저장하고 출력하며 복수의 출력을 가지는 제 2 수신 회로를 구비하며,

상기 제 3 클록 신호들은 상기 제 1 전위 레벨로부터 상기 제 2 전위 레벨로의 연속적인 클록 전이들을 가져 상기 복수의 출력으로부터 데이터의 비트들을 연속적으로 각각 출력하도록 하고,

상기 컨버터의 상기 저장 회로들 각각은 상기 제 2 수신 회로의 상기 복수의 출력 중 하나의 출력을 수신하는 것을 특징으로 하는 직병렬 컨버터.
입력 단자, 출력 단자 및 클록 단자를 가지며, 상기 입력 단자에서 직렬 데이터를 수신하고, 상기 클록 단자에 인가된 제 1 클록 신호의 매 클록 전이동안, 상기 직렬 데이터의 논리 레벨을 상기 출력 단자에 출력하는 제 1 지연 회로; 및

각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인 n 개의 제 2 지연 회로를 구비하는 직병렬 컨버터로서,

상기 n 개의 제 2 지연 회로의 상기 입력 단자는 상기 제 1 지연 회로의 상기 출력 단자에 접속되고, 상기 n 개의 제 2 지연 회로의 상기 클록 단자는 n 개의 제 2 클록 신호를 각각 수신하고;

상기 n 개의 제 2 지연 회로 각각은, 상기 n 개의 제 2 지연 회로 각각의 클록 단자에 인가되는 상기 n 개의 제 2 클록 신호 각각의 클록신호의 매 클록 전이동안, 상기 제 1 지연 회로의 상기 출력 단자의 논리 레벨을 상기 n 개의 제 2 지연 회로 각각의 출력 단자에 출력하며, 상기 n 개의 제 2 클록 신호의 위상이 서로 어긋남으로써 상기 n 개의 제 2 지연 회로가 연속으로 클록되는 것을 특징으로 하는 직병렬 컨버터.
제 4 항에 있어서,

상기 제 1 클록 신호를 수신하여 상기 n 개의 제 2 클록 신호를 출력하는 주파수 분주 회로를 더 구비하는 것을 특징으로 하는 직병렬 컨버터.
제 5 항에 있어서,

상기 제 1 클록 신호의 주파수는, 상기 n 개의 제 2 클록 신호 각각의 주파수의 n 배인 것을 특징으로 하는 직병렬 컨버터.
제 4 항에 있어서,

상기 제 1 지연 회로는 데이터를 일시적으로 저장하는 플립플롭인 것을 특징으로 하는 직병렬 컨버터.
제 4 항에 있어서,

상기 n 개의 제 2 지연 회로 각각은 데이터를 일시적으로 저장하는 플립플롭인 것을 특징으로 하는 직병렬 컨버터.
입력 단자, 출력 단자 및 클록 단자를 가지며, 상기 입력 단자에서 직렬 데이터를 수신하고, 상기 클록 단자에 인가되는 제 1 클록 신호의 매 클록 전이동안 상기 출력 단자에 상기 직렬 데이터의 논리 레벨을 출력하는 제 1 지연 회로;

각각이 입력 단자, 출력 단자 및 클록 단자를 가지는 제 2 및 제 3 지연 회로;

각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인 n 개의 제 4 지연 회로를 포함하는 제 1 군; 및

각각이 입력 단자, 출력 단자 및 클록 단자를 가지며, n 이 1 보다 큰 정수인 n 개의 제 4 지연 회로를 포함하는 제 2 군을 구비하는 직병렬 컨버터로서,

상기 제 2 및 상기 제 3 지연 회로의 상기 입력 단자는 상기 제 1 지연 회로의 상기 출력 단자에 접속되고, 상기 제 2 및 상기 제 3 지연 회로의 상기 클록 단자는 제 2 및 제 3 클록 신호를 각각 수신하며,

상기 제 2 및 상기 제 3 지연 회로 각각은, 상기 제 2 및 제 3 지연 회로 각각의 클록 단자에 인가되는 상기 제 2 및 상기 제 3 클록 신호 중 개별적인 하나의 클록 신호의 매 클록 전이동안, 상기 제 1 지연 회로의 상기 출력 단자의 논리 레벨을 상기 제 2 및 제 3 지연 회로 각각의 출력 단자에 출력하며, 상기 제 2 및 상기 제 3 클록 신호의 위상이 서로 어긋남으로써 상기 제 2 및 상기 제 3 지연 회로가 연속으로 클록되며,

상기 제 1 군의 n 개의 제 4 지연 회로 각각의 상기 입력 단자는 상기 제 2지연 회로의 상기 출력 단자에 접속되고, 상기 제 1 군의 n 개의 제 4 지연 회로 각각의 상기 클록 단자는 2n 개의 제 4 클록 신호 중 첫 번째 n 개를 각각 수신하며, 상기 제 1 군의 n 개의 제 4 지연 회로 각각은, 상기 제 4 지연 회로들의 클록 단자에 인가되는 2n 개의 제 4 클록 신호의 상기 첫 번째 n 개 중 개별적인 하나의 클록 신호의 매 클록 전이동안, 상기 제 2 지연 회로의 상기 출력 단자의 논리 레벨을 상기 제 1 군의 제 4 지연 회로들 각각의 출력 단자에 출력하며,

상기 제 2 군의 n 개의 제 4 지연 회로 각각의 상기 입력 단자는 상기 제 3 지연 회로의 상기 출력 단자에 접속되고, 상기 제 2 군의 n 개의 제 4 지연 회로 각각의 상기 클록 단자는 2n 개의 제 4 클록 신호 중 두 번째 n 개를 각각 수신하며, 상기 제 2 군의 n 개의 제 4 지연 회로 각각은, 상기 제 4 지연 회로들의 클록 단자에 인가되는 2n 개의 제 4 클록 신호의 상기 두 번째 n 개 중 개별적인 하나의 클록 신호의 매 클록 전이동안, 상기 제 3 지연 회로의 상기 출력 단자의 논리 레벨을 상기 제 2 군의 제 4 지연 회로들 각각의 출력 단자에 출력하며,

상기 2n 개의 제 4 클록 신호의 위상이 서로 어긋남으로써, 2n 개의 제 4 지연 회로의 상기 제 1 및 상기 제 2 군이 연속으로 클록되는 것을 특징으로 하는 직병렬 컨버터.
제 9 항에 있어서,

상기 제 1 클록 신호를 수신하여 상기 2n 개의 제 4 클록 신호를 출력하는 주파수 분주 회로를 더 구비하는 것을 특징으로 하는 직병렬 컨버터.
제 10 항에 있어서,

상기 제 1 클록 신호의 주파수는 상기 2n 개의 제 4 클록 신호 각각의 주파수의 2n 배인 것을 특징으로 하는 직병렬 컨버터.
제 9 항에 있어서,

상기 제 1 지연 회로는 데이터를 일시적으로 저장하는 플립플롭인 것을 특징으로 하는 직병렬 컨버터.
제 9 항에 있어서,

상기 2n 개의 제 4 지연 회로 각각은 데이터를 일시적으로 저장하는 플립플롭인 것을 특징으로 하는 직병렬 컨버터.
제 12 항에 있어서,

상기 2n 개의 제 4 지연 회로 각각은 플립플롭인 것을 특징으로 하는 직병렬 컨버터.
제 9 항에 있어서,

상기 제 1, 제 2 및 제 3 지연 회로와, 상기 2n 개의 제 4 지연 회로 각각은 데이터를 일시적으로 저장하는 플립플롭인 것을 특징으로 하는 직병렬 컨버터.