JP4651300B2

JP4651300B2 - ２つの物理的レイヤによるマルチレベルｄ級増幅器

Info

Publication number: JP4651300B2
Application number: JP2004121288A
Authority: JP
Inventors: ヨハン・ニルソン
Original assignee: ディアローク・セミコンダクター・ゲーエムベーハー
Priority date: 2003-04-17
Filing date: 2004-04-16
Publication date: 2011-03-16
Anticipated expiration: 2024-04-16
Also published as: US6842070B2; KR20040090918A; JP2004357281A; US20040207465A1; CN1571274A; EP1469594A1

Description

本発明はＤ級電力増幅器に関し、さらに詳細には、パルスコード式ディジタル入力信号を有し、かつ典型的にはラウドスピーカなどの出力負荷を駆動させるための２レベル式増幅段を用いるＤ級電力増幅器に関する。

本出願は、本発明と同じ譲受人に譲渡された次の米国特許出願に関連する。整理番号ＤＳ０２−０１２、米国特許出願第１０／３３６，９６７号（２００３年１月６日出願）、整理番号ＤＳ０２−０１３、米国特許出願第１０／３５０，８３６号（２００３年１月２４日出願）、整理番号ＤＳ０２−０１４、米国特許出願第１０／３０４，７８４号（２００２年１１月２６日出願）。

ＡＢ級増幅器は効率が悪いことが知られており、一方Ｄ級増幅器はこの欠点を克服している。Ｄ級増幅器の一般的な概念は、２つ（または、３つ）の出力レベル間で出力を極めて高い周波数（最大可聴周波数と比べて実質的により高い周波数）で切替えており、この切替えは電力増幅段に高周波数のパルスを供給することによっている。平均（フィルタ処理された）出力信号をその（増幅した）入力信号に極めて厳密に従わせるには、駆動用信号のパルス幅比は一定の周波数に変更することが可能であるか、あるいは駆動用信号のパルス密度は一定のパルス幅に変更されることが可能であるかのいずれかである。このような増幅器は、パルス幅変調方式（ＰＷＭ）、あるいはパルス密度変調方式（ＰＤＭ）と呼ばれている。低域通過フィルタを通過させた後の負荷における出力電圧は、定電源電圧の仮定条件下における入力を表す。

パルス密度変調の場合、そのパルス幅は常に一定であり、ここで例えばシグマデルタ変調器によって高周波数パルスを発生させることができる。最も一般的な場合にＤ級ドライバである出力デバイスは、＋Ｖまたは−Ｖを単に駆動でき、このためパルス発生を２レベルに限定する。交番Ｄ級ドライバは、その出力を＋Ｖ、−Ｖあるいはゼロに駆動することができ、このため最大３レベルを提供する。

図１は、最新技術によるＰＤＭ式Ｄ級増幅器の概略ブロック図を表している。この増幅器は、典型的にはシグマデルタ変調器（１１）を含み、典型的にはＨブリッジ（１２）としばしばラウドスピーカ（１３）である出力負荷であるＤ級電力出力段に対する駆動用信号を発生する。

図２ａは相補対ドライバの簡略図を表しており、また図２ｂは２つの出力信号レベルとこの出力デバイスに対応する状態とを表している。負荷ＬＯＡＤの位置における出力レベルは、トランジスタＴ１が閉じておりかつＴ２が開いている状態（２１）では「＋Ｖ」となり、またトランジスタＴ２が閉じておりかつＴ１が開いている状態（２２）では「−Ｖ」となる。

米国特許第６，３１１，０４６号（Ｄｅｎｔに対して付与）は、一定振幅および制御位相の３以上の信号に変換される振幅と位相を変える入力信号をもつ回路を記載している。振幅が一定でありかつ位相が制御されている３以上の信号の各々は、それから別々の増幅器で別々に増幅される。それから、この別々に増幅された一定振幅かつ位相が制御された３以上の信号は組み合わされ、入力信号の増幅である出力信号を所望の電力レベルで生成する。入力信号を３つ以上の信号に変換する時に、一定振幅かつ制御された位相の３以上の信号の各々は、入力信号の増幅である出力信号を所望の電力レベルで生成するために制御される。別の態様によれば、振幅を変えかつ位相を変える信号は、複数の一定振幅の位相を変える信号から発生され、この信号の和が、振幅を変えかつ位相変える信号である。

米国特許第６，２３２，８３３号（Ｐｕｌｌｅｎに対して付与）は、ひとつのＲＣの組み合わせを利用した低ジッタ不感時間回路を示し、ハーフブリッジの上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの両方に対するターンオン遅延を設定する。この回路は、ターンオン遅延におけるジッタを最小限にし、そしてハーフブリッジにおいて両方のＭＯＳＦＥＴに対するターンオン遅延をマッチングさせている。これはノイズおよび歪みを最小限にしている。この回路はさらに、電源からのリップルを拒絶するためのシャント調整器と結合して使用するように設計される。
米国特許第６，３１１，０４６号米国特許第６，２３２，８３３号

本発明の目的に従って、たとえば相補対ドライバを使用する場合にはその出力が有する物理レベルが２つのみ（＋Ｖ、−Ｖ）であるようなＤ級増幅器に関する仮想マルチレベル出力パルスを発生させるための回路を実現している。開示した発明では、パルス密度変調器からの出力を明瞭な時間−電圧面積をもつパルスに変換するための回路および方法を追加している。開示したこの発明ではさらに、正のパルス部分と負のパルス部分にわたる合計は複数の離散的ディジタル出力レベルのうちの１つに対応した時間−電圧面積である出力パルスパターンを生成する、パルス幅制御メカニズム用の回路および方法を追加している。この方法では、その出力ドライバが２つの離散電圧レベルしか出力することができない場合でも、Ｄ級増幅器からマルチレベルの出力が可能である。

マルチレベルのパルス幅によれば、等しい幅のパルスと比較してより高品質の出力信号が可能となる。さらに、マルチレベルのパルス幅を使用すると、ただ単一のパルス幅の場合と比較して、パルスサンプリングレートを同じ比率だけ低下させることが可能となる。さらに、より適正な電力効率が達成されると共に、ＥＭＩも低下する。

ＰＤＭ（パルス密度変調）を用いたＤ級増幅器は通常、シグマデルタ変調器（ＳＤＭ）による入力信号を同じ幅をもつ高周波数のパルスに変換している。さらに、Ｄ級増幅器は、その大部分の場合において、２つの切り替えレベル（＋Ｖ、−Ｖ）を備える相補対ドライバを使用し、低域通過フィルタを通るように出力負荷を駆動させている。典型的な負荷は音響スピーカやサーボモータである。周知のように、シグマデルタ変調器は主にアナログ／ディジタル変換器として動作する。一般に、入力信号はアナログ信号であるが、既にパルス符号変調（ＰＣＭ）信号であっても良い。

開示した発明の基本的な考え方は、ＳＤＭからの前記出力を明瞭な時間−電圧面積をもつパルスに変換するための方法およびメカニズムを追加することである。
さらに、この基本的な考え方は、明瞭なパルス面積値をもつ前記パルスを、その出力ドライバ段の２つの物理レベルに適した形状になるように整形することである。この場合１回のサンプリング期間内におけるパルスの正の部分と負の部分の面積を加えることによって所望の時間−電圧面積が得られるようにパルスを発生させることになる（図４ａおよび４ｂ参照）。ここで、１サンプリング期間内における絶対面積はＡ１マイナスＡ２となる。得られた前記のパルス面積値は３つ以上のディジタルレベルに対応している（図５ａおよび５ｂ参照）。

これを達成するためには、ディジタル信号処理ユニットは、パルス密度変調器とパルス変換部の２つのセクションを含み、典型的にはシグマデルタ変調器であり、入力信号を等しい幅の高周波数パルスに変換する。パルス変換部は、次にパルス密度変調器出力信号を、明瞭なパルス面積の複数の離散値をもつより低い周波数のパルスに変換する。さらに、前記の明瞭なパルス面積を取り、要求されるパルス幅比、すなわち１サンプリング期間内における正のパルス部分と負のパルス部分の長さを計算している。

それから、本文において「パルス幅積分器」と称される、このパルス幅積分ユニットは、出力位相を変化する時点を決定し、その時点は第１の（正の）パルス部分の終わりを規定しかつ第２の（負の）パルス部分のスタートを規定している。前記の「パルス幅積分器」は、パルス発生器に提供されるパルスのスタート／ストップ情報を発生させている。提案しているこの回路は、要求されるパルス比、ならびに出力パルス位相を交代させる正しい時点を決定するためにさまざまな技法を含んでも良い。

この回路はさらに、前記パルス密度変調器とＤ級出力電力段（この提案した発明では、唯２つの物理的出力レベルをもつ相補対ドライバ（または、等価回路）である）の間の信号経路に挿入された「パルス発生器」を備えている。それから、前記の相補対ドライバは、可能ならばいくつかの形態の低域通過フィルタを通過して電圧を前記出力負荷に駆動する。

さらに、本発明の目的に従って、１組の所望の出力パルス面積値は固定且つ所定出力パルス面積値とするだけではなく、外部制御機能によりこのような幾つかの値の組のひとつにプリセットされても良い。
本発明の目的に従って、Ｄ級増幅器用の仮想マルチレベル出力パルスを発生させるための方法が達成され、ここでパルス面積は複数のディジタルレベルに対応する。先ず、本方法は、前記入力信号を等しい幅の高周波数パルス密度変調パルスに変換し、次にこれらのパルスを、明瞭なパルス面積の複数の離散値をもつより低い周波数に変換する。別の方法では、複数のパルス面積値のひとつそれぞれ対応する１組の出力パルス面積値を規定する。さらに方法は、前記１組の規定されたパルス面積値から指定パルス面積値に対応する１つの値を選択することによって、要求されるパルス幅を決定する。それから、要求されるパルス比、すなわち１サンプリング期間内における正のパルス部分と負のパルス部分の比を計算する。パルス幅積分器は第１のパルス部分の終わりを規定しかつ第２のパルス部分の開始を規定する出力位相を変更する時点を決定する。前記「パルス幅積分器」はパルス発生器に提供するためのパルススタート／ストップ情報を作成している。この「パルス発生器」は、前記パルススタート信号とパルスストップ信号を用いて前記マルチレベル出力パルスを発生させ、前記電力ドライバ制御パルスを前記Ｄ級電力ドライバに与える。最終的に、前記電力ドライバは出力電圧を何らかの低域通過フィルタを含む前記出力負荷に供給している。

添付の図面は、本記載の１つの実質的部分を形成しており、これらは（図面の簡単な説明）に示している。
本発明の目的は、その出力が唯２つの物理レベル（＋Ｖ、−Ｖ）を有するＤ級増幅器用の仮想マルチレベル出力パルスを発生することである。ある実施形態では、相補対ドライバまたはプッシュプルドライバのような２レベルドライバだけが実現され得る。開示された発明では、パルス密度変調器からの出力を明瞭な時間−電圧面積（換言すれば、明瞭に規定されたパルス面積）をもつパルスに変換するための回路および方法を追加する。開示された発明ではさらに、正のパルス部分と負のパルス部分にわたる合計は、複数の離散ディジタルレベルの１つに対応するパルス面積になる出力パルスパターンを生成するパルス幅制御メカニズム用回路および方法を追加する。この方法では、出力ドライバが２つの離散電圧レベルを出力することだけ可能である場合であっても、Ｄ級増幅器からマルチレベル出力は可能である。マルチレベルのパルス幅はより高品質の出力信号を許容する。さらに、マルチレベルのパルス幅を使用すると、ただ単一のパルス幅の場合と対比して、同じファクタによりパルスサンプリングレートの低下を許容する。

ＰＤＭ（パルス密度変調）を使用するＤ級増幅器は通常、シグマデルタ変調器により入力信号を高周波数低ビットレートパルスに変換する。さらに、Ｄ級増幅器は、典型的には、２つの切替えレベル（＋Ｖ、−Ｖ）を備える相補対ドライバを使用し、低域通過フィルタを通る出力負荷を駆動する。典型的な負荷はラウドスピーカやサーボモータである。

図２ｂの表は、図２ａの相補対ドライバが取ることができる状態を表したものである。
単一のサンプル期間内における典型的なパルスを図４ａに表している。図４ｂに示すように、負のパルスの面積Ａ２を正のパルスの面積Ａ１から差し引くと、面積Ａ１−Ａ２を有する信号が生じる。一例として、図５ａの実２レベルパルスと図５ｂにおいてこれらから得られるマルチレベルパルスである、１つの５レベル方式を表している。この図では、前記５レベルに対する実２レベルパルスとこれらに対応する仮想マルチレベルパルス、「＋２」に対し（５０）（５１）、「＋１」に対し（５２）（５３）、「０」に対し（５４）（５５）、「−１」に対し（５６）（５７）、および「−２」に対し（５８）（５９）を可視化している。

図３のブロック概要図は、パルス変換およびパルス幅制御メカニズムのための回路および方法を追加するコンセプトに基づいた大まかな概要を提供し、唯２つの物理的出力レベルをもつシステム上で３以上の離散ディジタルレベルに対応する出力パルスパターンを生成する。

この基本的な考え方は、各種の良く規定されたパルス面積をもつパルスを発生し、それから出力ドライバ段の２つの物理レベルに適するように前記パルスを再整形する。この場合、１サンプリング期間内における正パルスと負パルスの面積を合計することによって所望のパルス面積になるパルスを発生させるであろう（図４ａおよび４ｂ参照）。１サンプリング期間内における絶対面積はＡ１マイナスＡ２である。前記のパルス面積値は３以上のディジタルレベルに対応している（図５ａおよび５ｂ参照）。

図６は、本発明の開示に従ったブロック概要図である。この目的を達成するために、ディジタル信号処理ユニット６０は、パルス密度変調器とパルス変換部の２つのセクションを含む。前記パルス密度変調器６１は、典型的にはシグマデルタ変調器であり、入力信号を高周波数低ビット解像度信号に変換する。前記パルス変換部６２は、パルス密度変調器出力信号を、明瞭なパルス面積の複数（３以上）の離散値をもつパルスに変換し、さらに、正のパルス部分対負のパルス部分の要求されるパルス幅比を決定する。１サンプリング期間内における正のパルス部分と負のパルス部分の合計は前記複数のパルス面積値のひとつに対応している。「パルス幅積分器」（６３）は前記変換されたパルス幅信号を取り、第１のパルス部分の終わりを規定しかつ第２のパルス部分の開始を規定する出力位相を変化する時点を決定する。前記の「パルス幅積分器」は、パルス発生器に提供される各サンプリング期間内に変更位相信号を発生する。前記パルス発生器は前記Ｄ級電力ドライバを駆動する。最後に、前記電力ドライバは出力電圧を出力負荷に供給する。負荷は幾つかの形態のロウパスフィルタを含む。クロック信号ＣＬＫはサンプリング期間基準クロックを規定する共通信号として３つの全機能ブロック（図６）に与えられる。提案した回路は、要求されるパルス比、ならびに出力パルス位相を交代するための正しい点を決定するための異なる技術を含むことができる。

この回路はさらに、信号経路に挿入されており、かつＤ級出力電力ドライバを駆動する「パルス発生器」（６４）を備え、前記変更位相信号を取り、前記仮想マルチレベル出力パルスを前記電力ドライバに与える。前記Ｄ級出力電力段は、上述したように相補対ドライバまたはプッシュプルドライバあるいは等価物（６５）である。それから、前記Ｄ級出力ドライバは、おそらく何らかの形態の低域通過フィルタを介して、電圧を前記出力負荷に駆動する。
本発明の概念によると、各種の機能ユニット、即ち前記のパルス密度変調器、パルス変換部、パルス幅積分器、およびパルス発生器は、集積ディジタル論理機能またはディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現できる。同様に、前記パルス幅積分器は、集積ディジタル論理機能またはディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現できる。または前記パルス幅積分器は、アナログ集積機能として実現できる。さらに、前記パルス密度変調器の出力を変換するためのパルス変換部は、パルス密度変調器と共に集積部分としてディジタル信号プロセッサにおいて実現できる。

本発明の目的を実現するための方法を図７に表している。先ず（７１）では、１組の所望のパルス面積値を規定される。ステップ（７２）では、パルス密度変調器によって入力信号を高周波数低ビットレート信号に変換する。ステップ（７３）では、パルス密度変調器の出力を複数（３以上）のパルス面積値を表す信号に変換する。他のステップ（７４）は、前記１組の規定出力パルス面積値から特定のパルス面積に対応するひとつの値を選択することにより要求されるパルス幅比を決定し、それから１サンプリング期間内における正および負のパルス部分の幅比を決定する。ここでパルススタート時間（７５）に、前記パルス幅積分器は時間を積分することを開始する（７６）。同時に、パルス発生器は相補対ドライバに対して制御信号をオンに切り替える（７７）。前記パルス幅積分器は、前記積分した時間値を選択パルス面積基準と比較し、第１のパルス部分の終わりを規定しかつ第２のパルス部分の始まりを規定する出力位相を変更する時点を決定する（７８）。ストップ条件に到達した後（７９）、パルス幅積分器は積分動作を停止しそしてパルスストップ信号を発生し（８０）、このため相補対ドライバに対する制御信号は再び交代される（８１）。

本発明をその好ましい実施形態に関連して具体的に図示しかつ記載してきたが、当業者であれば、本発明の精神および趣旨を逸脱することなく形態および詳細についてさまざまな変更を行うことができることが理解されよう。

従来技術の解決法に関するブロック概要図である。ハーフブリッジ（相補対）の主要回路の図である。図２ａのハーフブリッジの出力レベル状態の図である。本発明の実施の一形態に従った解決法に関する基本的ブロック図である。２つの物理レベルを有する実パルスの一例である。正パルスと負パルスにおける差分計算後に得られる結果を表した図である。５レベルシステムを例示し、マルチレベルパルスの概念、最初に実パルスそして結果として生じた効果を視覚化している。５レベルシステムを例示し、マルチレベルパルスの概念、最初に実パルスそして結果として生じた効果を視覚化している。本発明の実施の一形態に従う提案された解決法に関する概略ブロック図である。Ｄ級増幅器に対する仮想マルチレベル出力パルスを発生する方法を示す。

符号の説明

１１シグマデルタ変調器
１２Ｈブリッジ
１３負荷
６１入力信号変換器向けの処理ユニット
６３「パルス幅積分器」機能
６４「パルス発生器ユニット」
６５相補対ドライバ、プッシュプルドライバ

Claims

唯２つの物理レベルをもつＤ級増幅器用の仮想マルチレベル出力パルスを発生し、その結果として生成されたパルス面積が複数のディジタルレベルに対応している、回路であって、
入力信号をパルス密度変調信号に変換するパルス密度変調器と、
前記パルス密度変調器の出力を、所望の複数のパルス面積値を表す信号のひとつを表す信号に最初に変換し、次に負パルス部分対正パルス部分の要求されるパルス幅比を決定するパルス変換部と、１サンプリング期間内で前記正パルス部分と負パルス部分の合計は前記前記複数のパルス面積値のひとつに対応し、
前記複数のパルス面積値ごとに１つの値である１組の出力パルス面積値を規定する手段と、
１サンプリング期間内においてパルス位相を変化する時点を決定して変更位相信号を発生するパルス幅積分器と、
前記変更位相信号を受け取り前記仮想マルチレベル出力パルスを電力ドライバに与えるパルス発生器と、
前記パルス発生器により制御され、電圧を出力負荷に駆動する２つの入力レベルをもつＤ級電力ドライバと、
増幅器の出力ターゲットとしての出力負荷用の手段と、
を備える回路。
前記入力信号はアナログ信号である、請求項１に記載の回路。
前記入力信号はパルス符号変調である、請求項１に記載の回路。
入力信号をパルス密度変調信号に変換する前記パルス密度変調器用の手段はシグマデルタ変調器を備えている、請求項１に記載の回路。
前記パルス密度変調器の出力を変換する前記パルス変換部は、前記パルス密度変調器と共に集積部分としてディジタル信号プロセッサにおいて実現される、請求項１に記載の回路。
前記要求されたパルス幅比を決定するための前記手段は少なくとも３つの値を与えることができる、請求項１に記載の回路。
１組の出力パルス面積値を規定する前記手段は１組の固定且つ所定の大きさを仮定する、請求項１に記載の回路。
Ｄ級電力ドライバ用の前記手段は相補対型ドライバである、請求項１に記載の回路。
前記入力信号を前記パルス密度変調信号に変換するための前記パルス密度変調器は集積ディジタル論理関数として実現される、請求項１に記載の回路。
前記入力信号を前記パルス密度変調信号に変換するための前記パルス密度変調器はディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現される、請求項１に記載の回路。
前記複数のパルス面積値を表している前記要求されたパルス幅比を決定する前記パルス変換部は集積ディジタル論理関数として実現される、請求項１に記載の回路。
前記複数のパルス面積値を表している前記要求されたパルス幅比を決定する前記パルス変換部は、ディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現される、請求項１に記載の回路。
仮想マルチレベル出力を発生するためにパルス位相を変化する時点を決定して変更位相信号を発生する前記パルス長積分器はアナログ積分関数として実現される、請求項７に記載の回路。
仮想マルチレベル出力を発生するためにパルス位相を変化する時点を決定して変更位相信号を発生する前記パルス長積分器は集積ディジタル論理関数として実現される、請求項７に記載の回路。
仮想マルチレベル出力を発生するためにパルス位相を変化する時点を決定して変更位相信号を発生する前記パルス長積分器はディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現されている、請求項７に記載の回路。
前記仮想マルチレベル出力パルスを前記電力ドライバに与える前記パルス発生器は集積ディジタル論理関数として実現される、請求項１に記載の回路。
前記仮想マルチレベル出力パルスを前記電力ドライバに与える前記パルス発生器はディジタル信号プロセッサにおけるソフトウエアアルゴリズムとして実現される、請求項１に記載の回路。
唯２つの物理レベルをもつＤ級増幅器用の仮想マルチレベル出力パルスを発生し、その結果として生成されたパルス面積が複数のディジタルレベルに対応している、回路であって、
前記パルス密度変調器の出力を、所望の複数のパルス面積値を表す信号のひとつを表す信号に最初に変換し、次に負パルス部分対正パルス部分の要求されるパルス幅比を決定するパルス変換部と、１サンプリング期間内で前記正パルス部分と負パルス部分の合計は前記前記複数のパルス面積値のひとつに対応し、１組の出力パルス面積値を規定する手段と、パルス位相を変化する時点を決定する手段と、前記変更位相信号を受け取り前記仮想マルチレベル出力パルスを電力ドライバに与えるパルス発生器と、電圧を出力負荷に駆動する２つの入力レベルをもつＤ級電力ドライバと、そして出力負荷のための手段を設けるステップと、
前記入力信号をパルス密度変調パルスに変換するステップと、
前記パルス密度変調器の出力を所望の複数パルス面積値のひとつを表している信号に変換するステップと、
１サンプリング期間内における前記正パルス部分対負パルス部分のパルス幅比を決定するステップと、１サンプリング期間内で前記正パルス部分と負パルス部分の合計は前記前記複数のパルス面積値のひとつに対応し、
前記複数のパルス面積値ごとに１つの値である１組の出力パルス面積値を規定するステップと、
所望のパルス幅比に基づき、適切な時間制御機構を用いて１サンプリング期間内におけるパルス位相を変化する時点を決定して変更位相信号を生成するステップと、
前記変更位相信号の制御下で前記仮想マルチレベル電力ドライバ制御パルスを発生するステップと、
前記仮想マルチレベル出力パルスを前記Ｄ級電力ドライバに与えるステップと、
前記電力ドライバの出力電圧を出力負荷に駆動するステップと、
を含む方法。
前記入力信号を理想パルス密度変調器に変換する前記ステップがシグマデルタ変調器を含むディジタル信号プロセッサによって実行される、請求項１８に記載の方法。
前記パルス幅比を制御する前記ステップは３つ以上の値を使用する、請求項１８に記載の方法。
前記パルス位相を変化する時点を決定するステップは、時間を積分し該結果を、１サンプル期間内の正のパルス部分対負のパルス部分の前記パルス幅比から決定される値と比較することによって実行される、請求項１８に記載の方法。
時間を積分し該結果を前記パルス幅比による値と比較する前記ステップは、「パルス幅積分器」において実行される、請求項２１に記載の方法。
１組の出力パルス面積の基準を規定する前記ステップは１組の固定且つ所定の大きさを仮定している、請求項１８に記載の方法。
相補対型ドライバが電圧を前記出力負荷に駆動させるために用いられる、請求項１８に記載の方法。
前記入力信号を理想パルス密度変調パルスに変換する前記ステップは集積ディジタル論理関数によって実現される、請求項１８に記載の方法。
前記入力信号を理想パルス密度変調パルスに変換する前記ステップはディジタル信号プロセッサにおけるソフトウエアアルゴリズムによって実現される、請求項１８に記載の方法。
前記複数のパルス面積値を表す前記パルス幅比を決定する前記ステップは集積ディジタル論理関数によって実現される、請求項１８に記載の方法。
１サンプリング期間内で前記正パルス部分と負パルス部分の合計は前記前記複数のパルス面積値のひとつに対応している、パルス幅比を決定するステップは、ディジタル信号プロセッサにおけるソフトウエアアルゴリズムによって実現される、請求項１８に記載の方法。
１サンプリング期間内においてパルス位相を変化する時間を決定する前記パルス幅積分器は、積分アナログ関数によって部分的に実現される、請求項１８に記載の方法。
所望のパルス幅比に基づいて１サンプリング期間においてパルス位相を変化する時点を制御する前記ステップは集積ディジタル論理関数によって実現される、請求項１８に記載の方法。
所望のパルス幅比に基づいて１サンプリング期間内においてパルス位相を変化する時点を制御する前記ステップはディジタル信号プロセッサにおけるソフトウエアアルゴリズムによって実現される、請求項１８に記載の方法。
前記マルチレベル電力ドライバ制御パルスを発生する前記ステップはパルス幅積分器によって実行される、請求項１８に記載の方法。
前記マルチレベル電力ドライバ制御パルスを発生する前記ステップはディジタル信号プロセッサにおけるソフトウエアアルゴリズムによって実行される、請求項１８に記載の方法。