KR20040090918A - 2개의 물리층들에 의한 다중 레벨 ｄ급 증폭기 - Google Patents

Abstract

2개의 물리적 출력 레벨들만을 가진 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 펄스 길이 제어 메커니즘을 소개한다. 전형적으로, 시그마-델타-변조기(SDM)는 입력 신호를 고주파수 저비트 레이트로 변환한다. 개시된 발명은 SDM 신호를 등가의 다중 레벨 시간-전압 영역들을 가진 펼스들로 변환하는 기능들을 부가하고, 다양한 출력 펄스 패턴들을 생성하는 펄스-길이-제어 메커니즘을 부가하며, 하나의 샘플링 기간 내에서 양 및 음의 펄스들의 합계들은 3개 이상의 디지털 레벨들에 대응하는 시간-전압 영역 값들을 유발한다. 따라서 본 발명은 저 샘플링 레이트들로 높은 신호 품질을 생성한다.

Description

2개의 물리층들에 의한 다중 레벨 Ｄ급 증폭기{Multilevel class-Ｄ amplifier by meas of 2 physical layers}

관련특허출원

본 출원은 미국 특허 출원, 2003년 1월 6일 출원된 제 US 10/336,967호(문서 번호 DS02-012), 2003년 1월 24일 출원된 제 US 10/350,836호(문서 번호 DS02-013) 및 2002년 11월 26일 출원된 제 US 10/304,784호(문서 번호 DS02-014)에 관련되며, 본 발명과 동일한 양수인에 의해 양도되었다.

본 발명은 D급 전력 증폭기에 관한 것이며, 특히, 확성기와 같은 출력 부하를 구동하기 위해 2-레벨 증폭기단을 이용하고 펄스 코딩된 디지털 입력 신호를 갖는 D급 전력 증폭기에 관한 것이다.

AB급 증폭기들은 비효율적인 것으로 유명하며, D급 증폭기들은 이러한 단점을 극복한다. D급 증폭기들의 공통 개념은 초단파-가장 높은 가청 주파수보다 실질적으로 더 높은 주파수로, 이는 전력 증폭단에 고주파수 펄스들을 공급함으로써 행해진다-로 2(또는 3)개의 출력 레벨들 간의 출력을 스위칭하는 것이다. (증폭된) 입력 신호가 매우 가깝게 따라오는 평균화된 (필터링된) 출력 신호를 만들기 위하여, 구동 신호의 펄스폭비가 일정 주파수로 변화될 수 있거나, 구동 신호의 펄스 밀도가 일정 펄스폭으로 변화될 수 있다. 그러한 증폭기는 펄스폭 변조(PWM : Pulse Width Modulated) 또는 펄스 밀도 변조(PDM : Pulse Density Modulated)라 칭해진다. 저역 필터를 통과한 후의 부하에서의 출력 전압은 일정한 공급 전압의 가정하의 입력을 나타낸다.

펄스 밀도 변조의 경우, 펄스폭은 항상 일정하며, 고주파수 펄스들은 예컨대 시그마 델타 변조기(Sigma Delta Modulator)에 의해 발생될 수 있다. 대부분의 경우, 출력 디바이스인 D급 구동기는 +V 또는 -V만을 구동할 수 있고, 따라서, 펄스발생을 2 레벨로 제한한다. 대안적인 D급 구동기는 +V, -V 또는 영으로 출력을 구동할 수 있고, 따라서, 최대 3 레벨을 제공한다.

도 1은 어떤 시점에서의 기술적 수준의 PDM D급 증폭기의 개략적 블록도이다. 이것은, 전형적으로 H-브리지(12)인 D급 전력 출력단에 대한 구동 신호를 발생하기 위한 시그마 델타 변조기(11)와 출력 부하, 흔히 확성기(13)를 포함한다.

도 2a는 상보-쌍-구동기(Complementary-Pair-Driver)의 단순화된 도면이고, 도 2b는 2개의 출력 신호 레벨들과 출력 디바이스들의 대응하는 상태들을 도시한 것이다. 부하 LOAD에서의 출력 레벨은 “+V"이며 트랜지스터 T1이 닫히고 T2가 개방된다(22); 그것은 “-V"이며 트랜지스터 T2가 닫히고 T1이 개방된다.

미국 특허 출원 제6,311,046(Dent)은, 가변 진폭 및 가변 위상의 입력 신호가 일정한 진폭과 제어된 위상의 두개 이상의 신호들로 변환되는 회로를 개시하고 있다. 일정한 진폭과 제어된 위상의 두개 이상의 신호들 각각은 별도의 증폭기들에서 별도로 증폭된다. 별도로 증폭된, 일정한 진폭과 제어된 위상의 두개 이상의 신호들은, 입력 신호가 원하는 전력 레벨로 증폭되는 출력 신호를 생성하기 위해 조합된다. 입력 신호를 두개 이상의 신호들로 변환할 때, 일정한 진폭과 제어된 위상의 두개 이상의 신호들 각각의 위상은, 입력 신호가 원하는 전력 레벨로 증폭되는 출력 신호를 생성하기 위해 제어된다. 다른 측면에 따라, 가변 진폭 및 가변 위상의 신호는, 그 합이 가변 진폭 및 가변 위상의 신호인, 복수의 일정 진폭 및 가변 위상 신호들로부터 발생된다.

미국 특허 출원 제 6,232,833호(Pullen)는 하프 브리지에서의 상위 및 하위MOSFET들 모두에 대한 턴 온 지연을 설정하기 위해 하나의 RC 조합을 이용하는 낮은 지터 불감 시간 회로(jitter dead time circuit)를 보여준다. 이러한 회로는 턴 온 지연에서의 지터들이 최소화되었고, 하프 브리지에서의 MOSFET들 모두에 대한 턴 온 지연들이 매칭되도록 했다. 이것은 잡음 및 왜곡을 최소화한다. 이러한 회로는 또한, 전원들로부터 리플을 받아들이지 않기 위해 병렬 레귤레이터들과 함께 이용되도록 설계되어 있다.

본 발명의 목적에 따라, 예컨대 상보-쌍-구동기가 이용되는 경우에, 출력이 2 개의 물리적 레벨들(+V, -V)만을 갖는 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 회로가 성취된다. 개시된 본 발명은 SDM(Sigma Delta Modulator)로부터의 출력을 명확한 시간-전압 영역들을 가진 펄스들로 변환하기 위한 회로들 및 방법들을 부가한다. 본 발명은 또한, 출력 펄스 패턴들을 생성하는 펄스 길이 제어 메커니즘에 대한 회로들 및 방법들이 부가되며, 한 펄스의 양 및 음 부분들에 대한 합은 다중 불연속 디지털 레벨들 중 하나에 대응하는 시간-전압 영역을 유발한다. 이러한 방식으로, 출력 구동기가 두개의 불연속 전압 레벨들만을 출력할 수 있더라도, SDM으로부터의 다중 레벨 출력이 가능하다.

다중 레벨 펄스폭들은 더 우수한 품질의 출력 신호를 허용한다. 또한, 다중 레벨 펄스폭들을 이용하여, 단일 펄스폭과는 반대로 동일한 인자에 의한 펄스-샘플링 레이트의 감소를 허용한다. 그 외에도, 더 낮은 EMI뿐만 아니라 더 우수한 전력 효율이 성취된다.

PDM(펄스 밀도 변조)를 이용한 D급 증폭기는 보통, 시그마 델타 변조기(SDM)로 입력 신호를 동일한 폭의 고주파수 펄스들로 변환한다. 대부분 경우의 D급 증폭기는 저역 필터를 통하여 출력 부하를 구동하기 위해 2개의 스위칭 레벨들(+V, -V)을 가진 상보-쌍-구동기를 이용한다. 전형적인 부하들은 확성기 또는 서보-모터이다.

개시된 발명의 기본 개념은 SDM으로부터의 상기 출력을 명확한 시간-전압 영역들을 가진 펄스들로 변환하기 위한 방법들 및 메커니즘을 부가하는 것이다.

또한, 기본 개념은 명확한 시간-전압 영역 값들의 상기 펄스들을, 출력 구동기단의 2개의 물리적 레벨들에 적당한 형태로 재형성하는 것이다. 펄스들이 생성되며, 하나의 샘플링 기간 내의 펄스의 양 및 음의 부분의 영역들의 합이 원하는 시간-전압 영역을 유발한다(도 4(a 및 b)). 하나의 샘플링 기간 내의 절대 영역은 A1-A2이다. 상기 결과로서 생긴 시간-전압 영역 값들은 3개 이상의 디지털 레벨들에 대응한다(도 5(a 및 b)).

이를 성취하기 위해, 입력 신호 변환기도 또한 포함하는 디지털 신호 처리 유닛은 SDM 출력 신호를 명확한 시간-전압 영역들의 다중 불연속 값들을 가진 펄스들로 변환하며, 전형적으로 시그마 델타 변조기이다. 또한, 상기 펄스폭 정보가 취해지며, 원하는 펄스비, 즉 하나의 샘플링 기간 내의 펄스의 양 및 음의 부분의 길이를 계산한다.

펄스 길이 적분 유닛은, 제 1 펄스 부분의 종료를 규정하고 제 2 펄스 부분의 시작을 규정하는 출력 위상을 변경할 시간의 지점을 결정한다. 상기 “펄스 길이 적분기(Length of Pulse Integrator)”는 펄스 발생기에 제공될 펄스 시작 및 중지 정보를 발생한다. 제안된 회로는 출력 펄스 위상을 변경하기 위한 정확한 지점뿐만 아니라 원하는 펄스비를 결정하기 위해 다른 기술들을 포함할 수 있다.

회로는 또한, 상기 PCM 신호들의 변환기와 D급 출력 전력단 사이의 신호 경로에 삽입되는“펄스 발생기 유닛"을 포함하며, 이는 제안된 본 발명에서, 2개의 물리적 출력 레벨들만을 가진 상보 쌍 구동기(또는 등가 회로)이다. 상기 상보 쌍 구동기는 어떤 형태의 저역 필터를 통해 통과할 수 있는 상기 출력 부하로 전압을 구동한다. 또한, 본 발명의 목적에 따라, 원하는 펄스 영역 값들의 세트는 이전의 고정된 레벨이 될 수 있을 뿐만 아니라 외부적으로 제어될 수도 있다.

본 발명의 목적에 따라, 시간-전압-영역이 다중 디지털 레벨들에 대응하는 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 방법이 성취된다. 먼저, 상기 입력 신호는 다중 펄스 영역 값들을 표현하는 신호로 변환된다. 다른 방법은 상기 다중 펄스-영역 값들의 각 단계마다 하나씩 출력 펄스-영역 값들의 세트를 규정한다. 이들 펄스-영역들 각각은 다중 레벨 SDM 신호의 레벨에 대응한다. 또다른 방법은 상기 규정된 출력 펄스-영역 값들의 세트로부터 특정 펄스 영역에 대응하는 하나의 값을 선택함으로써 필요한 펄스폭 정보를 결정한다. 다른 방법은 하나의 샘플링 기간내의 양 및 음의 펄스 부분들의 길이 비를 결정한다. 상기 방법은 “펄스 길이 적분기” 함수로 구현될 수 있다. 상기 “펄스 길이 적분기” 함수는 상기 펄스폭 정보를 취하여 필요한 펄스비, 즉 하나의 샘플링 기간 내의 펄스의 양 및 음의 부분을 계산하고, 제 1 펄스 부분의 종료를 규정하고 제 2 펄스 부분의시작을 규정하는 출력 위상을 변경할 시점을 또한 결정한다. 상기 “펄스 길이 적분기”는 펄스 발생기에 제공될 펄스 시작 정보 및 중지 정보를 방생한다. “펄스 발생기 유닛”은 상기 펄스 시작 및 펄스 중지 신호들을 이용하여 상기 다중 레벨 출력 펄스들을 발생하고, 상기 D급 전력 구동기에 상기 구동기 제어 펄스들을 인가한다. 최종적으로, 상기 전력 구동기는 상기 출력 부하에 출력 전압을 공급하며, 부하는 어떤 형태의 저역 필터를 포함한다.

도 1(종래 기술)은 종래 기술 솔루션에 대한 개략적 블록도.

도 2(a 및 b)(종래 기술)는 하프 브리지(상보 쌍)의 주 회로 및 그 출력 레벨 상태들을 도시한 도면.

도 3은 본 발명의 실시예에 따라, 솔루션에 대한 기본 블록도.

도 4(a)는 2개의 물리적 레벨들을 가진 실제 펄스의 예를 도시한 도면.

도 4(b)는 양과 음의 펄스가 차감된 후의 결과를 설명하는 도면.

도 5(a 및 b)는 5 레벨 시스템의 예로서, 다중 레벨 펄스들, 제 1 실제 펄스들 및 그 결과의 개념을 시각화한 도면.

도 6은 본 발명의 실시예에 따라, 제안된 솔루션에 대한 개략적 블록도.

도 7은 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 방법을 도시한 도면.

첨부된 도면을 참조하여, 본 설명의 중요한 부분을 형성한다.

본 발명의 목적들은 출력이 2개의 물리적 레벨들(+V, -V)만을 갖는 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하는 것이다. 특정 실시예들에서, 상보-쌍-구동기 또는 푸시-풀-구동기(Push-Pull-Driver) 같은 2-베렐 구동기만이 구현될 수 있다. 개시된 발명은 SDM(Sigma Delta Modulator)로부터의 출력을 명확한 시간-전압 영역들을 가진 펄스들로 변환하기 위한 회로들 및 방법들을 부가한다. 개시된 발명은 또한, 펄스들의 양 및 음의 부분들에 대한 합이 다중 불연속 디지털 레벨들 중 하나에 대응하는 시간-전압 영역을 유발하는 출력 펄스 패턴들을 생성하는 펄스 길이 제어 메커니즘에 대한 회로들 및 방법들을 부가한다. 이러한 방식으로, 출력 구동기가 두개의 불연속 전압 레벨들만을 출력할 수 있더라도, SDM으로부터의 다중 레벨 출력이 가능하다. 다중 레벨 펄스폭들은 더 우수한 품질의 출력 신호를 허용한다. 또한, 다중 레벨 펄스폭들을 이용하여, 동일한 인자에 의한 펄스-샘플링 레이트의 감소를 허용한다.

PDM(펄스 밀도 변조)를 이용한 D급 증폭기는 보통, 시그마 델타 변조기(SDM)로 입력 신호를 고주파수 펄스들 저 비트 레이트 펄스들로 변환한다. D급 증폭기는 전형적으로, 저역 필터를 통하여 출력 부하를 구동하기 위해 3개의 스위칭 레벨들(+V, 0, -V)을 가진 H-브리지를 이용한다. 전형적인 부하들은 확성기 또는 서보-모터이다.

도 2(b)는 도 2(a)가 취할 수 있는 상보-쌍-구동기 상태들을 도시한 것이다.

단일 샘플 주기 내의 전형적인 펄스는 도 4(a)에 도시되어 있다. 음의 펄스의 영역(A2)이 양의 펄스의 영역(A1)으로부터 차감되면, 도 4(b)에 도시된 바와 같이, 영역(A1-A2)을 가진 신호가 유발된다. 예로서 5-레벨 시스템이 도시되어 있다: 도 5(a)의 실제 2 레벨 펄스들 및 도 5(b)의 그 결과로서 생긴 다중 레벨 펄스들. “+2+(50)(51), “+1”(52)(53), “0”(54)(55), “-1”(56)(57), “-2”(58)(59)의 상기 5개의 레벨들에 대한 실제 2-레벨 펄스들 및 그들 대응하는 가상 다중 레벨 펄스들을 시각화한다.

도 3의 개략적 블록도는, 2개의 물리적 출력 레벨들만을 가진 시스템 상에 3개 이상의 불연속 디지털 레벨들에 대응하는 출력 펄스 패턴들을 생성하는, 펄스 변환 및 펄스 길이 제어 메커니즘에 대한 회로들 및 방법들을 부가하는 개념에 대한 대략적인 개요를 제공한다.

기본 개념은 다양한 명확한 시간-전압 영역들을 가진 펄스들을 발생하고 상기 펄스들을 재형성하여, 그들을 출력 구동기단의 2개의 물리적 레벨들에 적당하게 만드는 것이다. 하나의 샘플링 기간 내의 양 및 음의 펄스의 영역들의 합이 원하는시간-전압 영역을 유발하는 펄스들을 생성한다(도 4(a 및 b)). 하나의 샘플링 기간 내의 절대 영역은 A1 마이너스 A2이다. 상기 시간-전압 영역 값들은 3개 이상의 디지털 레벨들에 대응한다(도 5(a 및 b)).

도 6은 본 발명에 개시된 개략적 블록도를 도시한 것이다. 상기 목적들을 성취하기 위하여, 전형적으로 시그마 델타 변조기를 포함하는 입력 신호 변환기(61)를 위한 처리 유닛은 입력 신호를 고주파수 저비트 레이트 신호들로 변환한다. SDM 출력 신호를 잘 규정된 시간-전압 영역의 다중 불연속 값들을 가진 펄스들로 변환한다. “펄스 길이 적분기” 함수(63)는 상기 펄스폭 신호를 취하여, 필요한 펄스비, 즉 하나의 샘플링 기간 내의 펄스의 양 및 음의 부분을 계산하고, 또한, 제 1 펄스 부분의 종료를 규정하고 제 2 펄스 부분의 종료를 규정하는 출력 위상을 변경할 시점을 결정한다. 상기 "펄스 길이 적분기"는 펄스 발생기에 제공될 펄스 시작 및 중지 정보를 발생한다. 제안된 회로는 출력 펄스를 변경하기 위한 정확한 지점뿐만 아니라 필요한 펄스비를 결정하기 위해 다른 기술을 포함할 수 있다.

회로는 또한, 신호 경로에 삽입되어 D급 출력 전력, 즉 상술한 바와 같이 상보-쌍 구동기 또는 푸시-풀 구동기 또는 등가물(65)을 구동하는 “펄스 발생기 유닛(64)을 포함한다. 상기 출력 구동기는 어떤 형태의 저역 필터를 통할 수도 있는 상기 출력 부하로 전압을 구동한다.

본 발명의 목적들을 성취하기 위한 방법은 도 7에 도시되어 있다. 먼저, (71)에서, 원하는 펄스 영역 값들의 세트가 규정된다. 단계(72)에서, 입력 신호는 시그마 델타 변조기에 의해 고주파수 저비트 레이트 신호로 변환된다. 단계(73)에서, 다중 펄스 영역 값들을 표현하는 신호를 발생한다. 다른 단계(74)에서, 규정된 출력 펄스 영역 값들의 상기 세트로부터 특정 펄스 영역에 대응하는 한 값을 선택함으로써 필요한 펄스폭 정보를 결정하고, 하나의 샘플링 기간 내의 양 및 음의 펄스 부분들의 길이 비를 결정한다. 펄스 시작 시간(75)에서, 상기 펄스 길이 적분기는 시간을 적분하기 시작한다(76). 동시에 펄스 발생기는 제어 신호를 상보 쌍 구동기(77)로 스위칭 온한다. 상기 펄스 길이 적분기는 상기 적분된 시간 값을 선택된 펄스 영역 기준과 비교하고, 제 1 펄스 부분의 종료를 규정하고 제 2 펄스 부분의 시작을 규정하는 출력 위상을 변경할 시간 지점을 결정한다(78). 일단 정지 조건에 도달하면(79), 펄스 길이 적분기는 적분을 중지하고 펄스 중지 신호를 발생하며(80), 따라서 상보 쌍-구동기에 대한 제어 신호가 다시 교호된다(81).

본 발명이 양호한 실시예를 참조하여 특별히 도시 및 기술되었지만, 당업자는 본 발명의 정신 및 범위를 벗어나지 않고 형태 및 세부 사항들에서 다양한 변경들이 이루어질 수 있음을 이해할 것이다.

본 발명의 회로에 의하면, 2개의 물리적 레벨들(+V, -V)만을 갖는 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생할 수 있다.

Claims (42)

1. 2개의 물리적 레벨들만을 가진 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 회로로서, 결과로서 생긴 시간-전압-영역은 다중 디지털 레벨들에 대응하는, 상기 가상 다중 레벨 출력 펄스들 발생 회로에 있어서,

   입력 신호를 PDM(Pulse Density Modulated ; 펄스 밀도 변조) 신호로 변환하는 수단;

   원하는 다중 펄스 영역 값들을 표현하는 신호로서 상기 PDM의 출력을 발생하는 수단;

   하나의 샘플링 기간 내의 양 및 음의 펄스 부분들의 필요한 길이-비를 결정하는 수단으로서, 상기 펄스 길이 비는 상기 다중 펄스-영역 값들을 표현하는, 상기 길이-비 결정 수단;

   상기 다중 길이-영역 값들의 각 단계마다 하나씩 출력 펄스-영역 값들의 세트를 규정하는 수단;

   하나의 샘플링 기간 내의 펄스 위상 변경들의 시간을 제어하는 수단;

   상기 펄스 길이 제어 신호를 이용하여, 상기 가상 다중 레벨 출력 펄스들을 전력 구동기에 제공하는 펄스 발생기;

   상기 전력 구동기 펄스들, 전형적으로 상보-쌍-구동기(Complementary-Pair- Driver) 또는 등가 회로에 의해 제어되는 출력 부하로 전력을 구동하는 D급 전력 구동기를 위한 수단; 및

   상기 증폭기의 출력 타겟으로서의 출력 부하를 위한 수단을 포함하는 가상 다중 레벨 출력 펄스들 발생 회로.
2. 제 1 항에 있어서, 상기 입력 신호는 아날로그 신호인, 가상 다중 레벨 출력 펄스들 발생 회로.
3. 제 1 항에 있어서, 상기 입력 신호는 PCM(Pulse Code Modulated : 펄스 코드 변조), 즉 저 샘플링 레이트 및 고 비트 해상도를 가진 디지털 신호인, 가상 다중 레벨 출력 펄스들 발생 회로.
4. 제 1 항에 있어서, 상기 입력 신호를 PDM 신호로 변환하는 상기 수단은 시그마 델타 변조기(Sigma Delta Modulator)를 포함하는, 가상 다중 레벨 출력 펄스들 발생 회로.
5. 제 1 항에 있어서, 원하는 다중 펄스 영역 값들을 표현하는 신호로서 상기 PDM의 출력을 발생하는 상기 수단은 디지털 신호 처리기에서 상기 시그마 델타 변조기와 함께 통합된 부분으로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
6. 제 1 항에 있어서, 상기 펄스 길이 비를 결정하는 상기 수단은 적어도 3개의 값들을 제공할 수 있는, 가상 다중 레벨 출력 펄스들 발생 회로.
7. 제 1 항에 있어서, 상기 펄스 길이 비를 제어하는 상기 수단은 상기 구동 펄스의 제 1 부분의 시작을 규정하기 위하여 시스템 제공 클록 신호를 이용하는, 가상 다중 레벨 출력 펄스들 발생 회로.
8. 제 1 항에 있어서, 상기 펄스 길이 비를 제어하는 상기 수단은, 제 1 펄스 부분의 종료를 규정하고 제 2 펄스 부분의 시작을 규정하는, 클록 펄스들간의 변경-위상-신호(change-phase-signal)를 생성하는, 가상 다중 레벨 출력 펄스들 발생 회로.
9. 제 8 항에 있어서, 상기 변경-위상-시간을 결정하는 상기 수단은 시간 적분 함수인, 가상 다중 레벨 출력 펄스들 발생 회로.
10. 제 9 항에 있어서, 상기 변경-위상-시간을 결정하는 상기 시간 적분 함수는 “펄스 길이 적분기(Length of Pulse Integrator)" 유닛 내에서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
11. 제 1 항에 있어서, 출력 펄스-영역 값들의 세트를 규정하는 상기 수단은 고정된 세트 및 이전에 알려진 크기들의 세트를 취하는(assume), 가상 다중 레벨 출력 펄스들 발생 회로.
12. 제 11 항에 있어서, 상기 출력 펄스-영역 값들의 세트를 표현하는 상기 이전에 알려진 크기들의 세트는 외부 제어 해상력에 의해 변경될 수 있는, 가상 다중 레벨 출력 펄스들 발생 회로.
13. 제 1 항에 있어서, 상기 D급 전력 구동기를 위한 수단은 상보 구동기 쌍(하프-브리지)인, 가상 다중 레벨 출력 펄스들 발생 회로.
14. 제 1 항에 있어서, 상기 PDM 신호를 변환하는 상기 수단은 통합된 디지털 논리 함수로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
15. 제 1 항에 있어서, 상기 PDM 신호를 변환하는 상기 수단은 디지털 신호 처리기에서 계산 알고리즘으로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
16. 제 1 항에 있어서, 상기 다중 펄스-영역 값들을 표현하는 상기 펄스 길이 비를 제어하는 상기 수단은 통합된 디지털 논리 함수로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
17. 제 1 항에 있어서, 상기 다중 펄스-영역 값들을 표현하는 상기 펄스 길이 비를 제어하는 상기 수단은 디지털 신호 처리기에서 계산 알고리즘으로서 구현되는,가상 다중 레벨 출력 펄스들 발생 회로.
18. 제 9 항에 있어서, 상기 변경-위상-시간을 결정하는 상기 시간 적분 함수는 아날로그 적분 함수로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
19. 제 9 항에 있어서, 상기 변경-위상-시간을 결정하는 상기 시간 적분 함수는 통합된 디지털 논리 함수로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
20. 제 9 항에 있어서, 상기 변경-위상-시간을 결정하는 상기 시간 적분 함수는 디지털 신호 처리기에서 계산 알고리즘으로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
21. 제 1 항에 있어서, 상기 가상 다중 레벨 출력 펄스들을 상기 전력 구동기에 제공하는 상기 펄스 발생기는 통합된 디지털 논리 함수로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
22. 제 1 항에 있어서, 상기 가상 다중 레벨 출력 펄스들을 상기 전력 구동기에 제공하는 상기 펄스 발생기는 디지털 신호 처리기에서 계산 알고리즘으로서 구현되는, 가상 다중 레벨 출력 펄스들 발생 회로.
23. 2개의 물리적 레벨들만을 가진 D급 증폭기에 대한 가상 다중 레벨 출력 펄스들을 발생하기 위한 방법으로서, 결과로서 생긴 시간-전압-영역은 다중 디지털 레벨들에 대응하는, 상기 가상 다중 레벨 출력 펄스들 발생 방법에 있어서,

    입력 신호를 이상적인 PDM 제어 펄스들로 변환하는 수단과, 원하는 다중 펄스 영역들의 값들을 표현하는 신호로서 상기 PDM 변환기의 출력을 발생하는 수단과, 출력 펄스-영역 값들의 세트를 규정하는 수단과, 하나의 샘플링 기간 내의 양 및 음의 펄스 부분들의 필요한 길이-비를 결정하는 수단과, 펄스 위상 변경들의 시간을 제어하는 수단과, 상기 가상 다중 레벨 출력 펄스들을 전력 구동기에 제공하는 펄스 발생기와, 출력 부하로 전력을 구동하는 D급 전력 구동기를 위한 수단과, 및 출력 부하를 위한 수단을 제공하는 단계;

    상기입력 신호를 이상적인 PDM 제어 펄스들로 변환하는 단계;

    상기 원하는 펄스 영역들을 표현하는 다중 값들로서 상기 PDM 신호 변환기의 출력을 발생하는 단계;

    하나의 샘플링 기간 내의 양 및 음의 펄스 부분들의 상기 길이 비를 결정하는 단계로서, 상기 펄스 길이 비는 상기 다중 펄스 영역 값들을 표현하는, 상기 길이 비 결정 단계;

    상기 다중 펄스-영역 값들의 각 단계마다 하나씩 출력 펄스-영역 값들의 세트를 규정하는 단계;

    상기 원하는 펄스 길이 비에 기초하여 적절한 시간 제어 메커니즘으로 샘플링 기간 내의 상기 펄스 위상을 변경하기 위한 시간을 제어하는 단계;

    상기 펄스 위상을 변경하는 상기 신호의 제어 하에, 상기 가상 다중 레벨 출력 펄스들을 발생하는 단계;

    상기 D급 전력 구동기에 상기 가상 다중 레벨 출력 펄스들을 인가하는 단계; 및

    상기 출력 부하(전형적으로 확성기)에 상기 전력 구동기의 출력 전압들을 구동하는 단계를 포함하는 가상 다중 레벨 출력 펄스들 발생 방법.
24. 제 23 항에 있어서, 상기 입력 신호를 이상적인 PDM 제어 펄스들로 변환하는 단계는 시그마 델타 변조기를 포함하는 처리 유닛에 의해 행해지는, 가상 다중 레벨 출력 펄스들 발생 방법.
25. 제 23 항에 있어서, 상기 입력 신호를 이상적인 PDM 제어 펄스들로 변환하는 단계와 원하는 다중 펄스 영역들의 값들을 표현하는 신호로서 상기 PDM 신호의 출력을 발생하는 단계는 조합된 함수 내에서 수행되는, 가상 다중 레벨 출력 펄스들 발생 방법.
26. 제 23 항에 있어서, 상기 펄스 길이 비를 제어하는 단계는 3개 이상의 값들을 이용하는, 가상 다중 레벨 출력 펄스들 발생 방법.
27. 제 23 항에 있어서, 상기 펄스 위상들을 변경하기 위한 상기 시간을 제어하는 단계는 시스템 제공 클록 신호, 전형적으로 PDM의 샘플링 클록 신호에서의 상기 펄스들 중 하나의 위상을 시작하는, 가상 다중 레벨 출력 펄스들 발생 방법.
28. 제 23 항에 있어서, 상기 펄스 위상들을 변경하기 위한 상기 시간을 제어하는 단계는, 상기 필요한 펄스 길이 비에 우선적으로 의존하고, 상기 시스템 제공 클록 신호, 전형적으로 PDM의 샘플링 클록 신호에 직접 관련하여, 동시에 상기 펄스 위상을 교호하는, 가상 다중 레벨 출력 펄스들 발생 방법.
29. 제 28 항에 있어서, 상기 펄스 위상들을 교호하기 위한 시간을 결정하는 단계는 상기 시간을 적분하고 상기 결과를 상기 펄스 길이 비로부터 도출된 값과 비교함으로써 수행되는, 가상 다중 레벨 출력 펄스들 발생 방법.
30. 제 29 항에 있어서, 상기 시간을 적분하고 상기 결과를 상기 펄스 길이 비로부터 도출된 값과 비교함으로써 상기 펄스 위상들을 교호하기 위한 시간을 결정하는 단계는 “펄스 길이 적분기”함수로 행해지는, 가상 다중 레벨 출력 펄스들 발생 방법.
31. 제 23 항에 있어서, 출력 펄스 영역 기준들의 세트를 규정하는 단계는 고정된 세트 및 이전에 알려진 크기들의 세트를 취하는, 가상 다중 레벨 출력 펄스들 발생 방법.
32. 제 23 항에 있어서, 상기 외부 제어 해상도는 상기 출력 펄스-영역 값들의 세트를 표현하는 상기 이전에 알려진 크기들의 세트를 변경할 수 있는, 가상 다중 레벨 출력 펄스들 발생 방법.
33. 제 23 항에 있어서, 상보 구동기 쌍(하프 브리지)은 상기 출력 부하에 전압을 구동하기 위해 이용되는, 가상 다중 레벨 출력 펄스들 발생 방법.
34. 제 23 항에 있어서, 상기 입력 신호를 이상적인 PDM 전력 구동기 제어 펄스들로 변환하는 단계는 통합된 디지털 논리 함수에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
35. 제 23 항에 있어서, 상기 입력 신호를 이상적인 PDM 전력 구동기 제어 펄스들로 변환하는 단계는 디지털 신호 처리기에서 계산 알고리즘에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
36. 제 23 항에 있어서, 상기 다중 펄스-영역 값들을 표현하는 상기 펄스 길이 비를 제어하는 단계는 통합된 디지털 논리 함수에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
37. 제 23 항에 있어서, 상기 다중 펄스-영역 값들을 표현하는 상기 펄스 길이 비를 제어하는 단계는 디지털 신호 처리기에서 계산 알고리즘에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
38. 제 23 항에 있어서, 하나의 샘플링 기간 내에서 상기 펄스 위상을 변경하기 위한 시간을 결정하는 상기 시간 적분 함수는 통합된 아날로그 함수에 의해 부분적으로 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
39. 제 23 항에 있어서, 상기 원하는 펄스 길이 비에 기초하여, 하나의 샘플링 기간 내에서 상기 펄스 위상을 변경하기 위한 시간을 제어하는 단계는 통합된 논리 함수에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
40. 제 23 항에 있어서, 상기 원하는 펄스 길이 비에 기초하여, 하나의 샘플링 기간 내에서 상기 펄스 위상을 변경하기 위한 시간을 제어하는 단계는 디지털 신호 처리기에서 계산 알고리즘에 의해 구현되는, 가상 다중 레벨 출력 펄스들 발생 방법.
41. 제 23 항에 있어서, 상기 다중 레벨 전력 구동기 제어 펄스들을 발생하는 단계는 통합된 디지털 논리 함수에서 수행되는, 가상 다중 레벨 출력 펄스들 발생 방법.
42. 제 23 항에 있어서, 상기 다중 레벨 전력 구동기 제어 펄스들을 발생하는 단계는 디지털 신호 처리기에서 계산 알고리즘으로 수행되는, 가상 다중 레벨 출력 펄스들 발생 방법.