JP6098517B2 - デジタルオーディオアンプ及び電源回路 - Google Patents

デジタルオーディオアンプ及び電源回路 Download PDF

Info

Publication number
JP6098517B2
JP6098517B2 JP2013536317A JP2013536317A JP6098517B2 JP 6098517 B2 JP6098517 B2 JP 6098517B2 JP 2013536317 A JP2013536317 A JP 2013536317A JP 2013536317 A JP2013536317 A JP 2013536317A JP 6098517 B2 JP6098517 B2 JP 6098517B2
Authority
JP
Japan
Prior art keywords
signal
bit digital
low
analog
digital signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013536317A
Other languages
English (en)
Other versions
JPWO2013047550A1 (ja
Inventor
清彦 高橋
清彦 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2013047550A1 publication Critical patent/JPWO2013047550A1/ja
Application granted granted Critical
Publication of JP6098517B2 publication Critical patent/JP6098517B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
    • H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Description

本発明は、信号合成回路、デジタルオーディオアンプ、電源回路、信号合成回路の信号合成方法、デジタルオーディオアンプの駆動方法及び電源回路の駆動方法に係わり、特に演算を行う電子回路において、デジタル信号とアナログ信号の加算又は減算を行う回路構成及びその回路の信号合成方法又は駆動方法に関する技術に関する。
アナログ信号処理部とデジタル信号処理部を混載している回路は種々の用途の装置に用いられている。このようなアナログ・デジタル混載回路の一例に、Ｄ級アンプを出力段に持つ、デジタルオーディオアンプがある。
図１は関連技術(related art)となるデジタルオーディオアンプの一構成例を示したブロック図である。図１に示すように、デジタルオーディオアンプは、デジタルオーディオ信号入力端子７０１と、デジタル減算器７０２と、デジタル変調器７０３と、Ｄ級アンプ７０４と、ローパスフィルタ７０５と、アッテネータ７０６と、アナログ・デジタル変換器７０７と、アナログオーディオ信号出力端子７０８と、で構成されている。
デジタルオーディオ信号入力端子７０１に入力された、デジタルオーディオ信号は、デジタル減算器７０２へ出力される。デジタル減算器７０２は、デジタルオーディオ信号から、アナログ・デジタル変換器７０７が出力したデジタル信号を減算して、減算されたデジタル信号をデジタル変調器７０３へ出力する。デジタル変調器７０３は、デジタル減算器７０２の出力信号を、１ビットのパルスパターンに変換してＤ級アンプ７０４へ出力する。Ｄ級アンプ７０４は、デジタル変調器７０３が出力した１ビットのパルスパターンを増幅してローパスフィルタ７０５へ出力する。ローパスフィルタ７０５は、Ｄ級アンプ７０４の出力信号から、高周波のノイズ成分を取り除いて、アナログオーディオ信号出力端子７０８及びアッテネータ７０６へ出力する。
アッテネータ７０６は、ローパスフィルタ７０５の出力信号を、設定された比率で減衰して、アナログ・デジタル変換器７０７へ出力する。アナログ・デジタル変換器７０７は、アッテネータ７０６の出力信号を、デジタル信号に変換して、デジタル減算器７０２に出力する。アナログオーディオ信号出力端子７０８に出力された信号は、スピーカーなどの外部負荷に出力される。
図１のデジタルオーディオアンプにおいて、デジタル変調器７０３は、ＰＷＭ（Pulse Width Modulation）変調器またはデルタシグマ変調器などの１ビット・デジタル変調器である。デジタル変調器７０３の出力信号は１ビットのデジタル信号であるが、この出力信号から高周波のノイズ成分を取り除くとアナログオーディオ信号として復調される。したがって、アナログオーディオ信号出力端子７０８から出力される信号や、アッテネータ７０６を介してアナログ・デジタル変換器７０７に入力される信号はアナログ信号である。
以上説明したように、図１のデジタルオーディオアンプは、入力信号がデジタル信号でかつ出力信号がアナログ信号の、アナログ・デジタル混載回路となっている。
本発明に関連する技術としては、特許文献１には、デジタル信号を入力とするデジタルオーディオアンプに関する記載がある。特許文献２にはパルス信号を増幅するＤ級増幅処理に関する記載がある。特許文献３にはデジタル信号コンバータに関する記載がある。
特開２００６−１９１２５０号公報 特開２０１０−２６８２１１号公報 特表２００９−５３１９３２号公報
デジタルオーディオアンプに代表される、アナログ・デジタル混載回路には、以下に示す課題が存在する。
その課題は、加算又は減算の演算処理を行う際に、演算する複数の数値が、全てデジタル信号か、又は全てアナログ信号か、でなくてはならないことである。この原因は、従来の加算器又は減算器が、アナログ信号同士かデジタル信号同士でしか演算できないことに起因する。このことは、アナログ・デジタル混載回路において、多数のアナログ・デジタル変換器、またはデジタル・アナログ変換器が必要になることを意味する。しかし、多数のアナログ・デジタル変換器、またはデジタル・アナログ変換器を搭載することによって、アナログ・デジタル混載回路の消費電力増大や回路規模の肥大化が起こり易くなる。
本発明の典型的(exemplary)な目的は、アナログ信号とデジタル信号の加算又は減算を、アナログ・デジタル変換器またはデジタル・アナログ変換器を用いずに行う回路及びその回路の信号合成方法と駆動方法を提供することにある。
本発明に係わる典型的(exemplary)な第１の態様(aspect)は、第１の１ビット・デジタル信号が入力され、前記第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対してスロープを生成して出力するスロープ生成回路と、
アナログ信号と前記スロープ生成回路の出力信号とが入力され、前記アナログ信号によって前記スロープ生成回路の出力信号のハイ−ロウ判定が変動し、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する１ビット判定回路と、を有し、
前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させ、前記第２の１ビット・デジタル信号を出力する信号合成回路である。
本発明に係わる典型的(exemplary)な第２の態様(aspect)は、入力信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
前記デジタル変換器の出力信号を増幅する電力増幅回路ブロックと、を備え、
前記電力増幅回路ブロックが、
アッテネータと、
前記第３の１ビット・デジタル信号と前記アッテネータの出力信号を合成して出力する信号合成器と、
前記信号合成器の出力信号を増幅するＤ級アンプと、
前記Ｄ級アンプの出力信号から高周波のノイズ成分を除去して出力するローパスフィルタと、を有し、
前記アッテネータは、前記ローパスフィルタの出力信号を検出し、設定された比率で減衰して、前記信号合成器に対して出力し、
前記信号合成器が、請求項１から６のいずれか１項に記載の信号合成回路であり、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記アッテネータの出力信号を、前記アナログ信号として入力することを特徴とする、デジタルオーディオアンプである。
本発明に係わる典型的(exemplary)な第３の態様(aspect)は、入力信号を分離したうちの第１の分配信号が入力され、前記第１の分配信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
前記入力信号を分離したうちの第２の分配信号を遅延させた信号と前記第３の１ビット・デジタル信号とが入力され、前記第２の分配信号と前記第３の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する、電力増幅回路ブロックと、
前記第１の分配信号に対して前記第２の分配信号に時間遅延を与えて前記信号として前記電力増幅回路ブロックに出力する遅延器と、を備え、
前記電力増幅回路ブロックが、
遅延させた前記第２の分配信号を入力し、増幅して出力するリニアアンプと、
前記リニアアンプの出力信号を入力し、低周波成分を除去して出力するハイパスフィルタと、
前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
前記電流検出器の出力信号を入力し、高周波成分を除去して出力する第１のローパスフィルタと、
前記第３の１ビット・デジタル信号と前記第１のローパスフィルタとの出力信号を入力し、合成して出力する信号合成器と、
前記信号合成器の出力信号を増幅するスイッチングアンプと、
前記スイッチングアンプの出力信号から高周波のノイズ成分を除去して出力する第２のローパスフィルタと、を備え、
前記信号合成器が、請求項１から６にいずれか１項に記載の信号合成回路であり、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記第１のローパスフィルタからの出力信号を前記アナログ信号として入力し、
前記ハイパスフィルタのカットオフ周波数が、前記第２のローパスフィルタのカットオフ周波数よりも低い周波数となっており、
前記第２のローパスフィルタの出力信号と、前記ハイパスフィルタの出力信号を電力合成して出力することを特徴とする、電源回路である。
本発明に係わる典型的(exemplary)な第４、５及び６の態様(aspect)は、それぞれ信号合成回路の信号合成方法、デジタルオーディオアンプの駆動方法及び電源回路の駆動方法である。
本発明によれば、アナログ信号とデジタル信号との加算又は減算を行う回路を、アナログ・デジタル変換器またはデジタル・アナログ変換器を用いずに、シンプルな回路構成で提供することができる。
関連技術(related art)となるデジタルオーディオアンプの構成を示すブロック図である。 本発明の第１の実施の形態である信号合成回路の構成を示すブロック図である。 本発明の第１の実施の形態における、各部の出力信号を示すタイミングチャートである。 １ビット・デジタル信号出力端子から出力される信号と、１ビット・デジタル信号入力端子から入力される信号と、アナログ信号入力端子から入力される信号との関係を示す特性図である。 本発明の第２の実施の形態である信号合成回路の構成を示すブロック図である。 本発明の第２の実施の形態における、各部の出力信号を示すタイミングチャートである。 本発明の第３の実施の形態であるデジタルオーディオアンプの構成を示すブロック図である。 本発明の第４の実施の形態である電源回路の構成を示すブロック図である。
以下、本発明に係わる典型的(exemplary)な実施形態について図面を用いて詳細に説明する。
（第１の実施形態）
図２は、本発明の第１の実施の形態である信号合成回路のブロック図である。図２の信号合成回路は加算回路又は減算回路となり、１ビット・デジタル信号入力端子１０１と、スロープ生成回路１０２と、アナログ信号入力端子１０３と、アナログ加算器１０４と、コンパレータ１０５と、１ビット・デジタル信号出力端子１０６と、を備える。アナログ加算器１０４とコンパレータ１０５とは１ビット判定回路を構成する。
１ビット・デジタル信号入力端子１０１には、１ビットのデジタル信号が入力される。スロープ生成回路１０２は、１ビット・デジタル信号入力端子１０１から入力されたデジタル信号の信号波形にスルーレートの制限を加えることで、１ビット信号がハイ（Ｈｉｇｈ）とロウ（Ｌｏｗ）の状態を遷移する期間を長くし、信号波形に傾斜をつける。アナログ信号入力端子１０３には、アナログ信号が入力される。アナログ加算器１０４は、スロープ生成回路１０２の出力信号と、アナログ信号入力１０３から入力したアナログ信号と、をアナログ加算してコンパレータ１０５へ出力する。コンパレータ１０５は、アナログ加算器１０４の出力信号を、設定された閾値電圧と比較し、出力信号の電圧が閾値電圧よりも高いときはＨｉｇｈ、逆に出力信号の電圧が閾値電圧よりもが低いときはＬｏｗを出力する。１ビット・デジタル信号出力端子１０６は、コンパレータ１０５の出力信号を、１ビット信号として外部に出力する。
本実施形態の信号合成回路では、１ビット・デジタル信号入力１０１から入力される信号は、PWM （Pulse Width Modulation）, PDM （Pulse Density Modulation）, 又はPFM （Pulse Frequency Modulation）等の１ビット・デジタル信号である。これらの１ビット・デジタル信号は、出力信号の大きさを、出力信号のＨｉｇｈになる時間の長さで表している。単位時間当たりのハイ（Ｈｉｇｈ）の時間を示した比率をデューティ（Ｄｕｔｙ）比と呼ぶ。
図３の（ａ）は、１ビット・デジタル信号入力端子１０１の入力信号の波形を示すタイミングチャート、図３の（ｂ）はスロープ生成回路１０２の出力信号の波形を示すタイミングチャートである。また、図３の（ｃ）はアナログ信号入力１０３の入力信号の波形を示すタイミングチャート、図３の（ｄ）はアナログ加算器１０４の出力信号の波形を示すタイミングチャート、図３の（ｅ）はコンパレータ１０５が出力する信号の波形を示すタイミングチャートである。
図３（ａ）−（ｅ）を見ると、コンパレータ１０５が出力する信号（図３の（ｅ））のＨｉｇｈの時間が、１ビット・デジタル信号入力１０１の入力信号（図３の（ａ））と比べて変化することが分かる。アナログ信号入力１０３の入力信号（図３の（ｃ））の値が小さいほど、コンパレータ１０５が出力する信号（図３の（ｅ））のハイ（Ｈｉｇｈ）の時間が短くなっている（つまりＤｕｔｙ比が小さい）。これは、１ビット・デジタル信号出力端子１０６から出力される信号が、１ビット・デジタル信号入力端子１０１から入力された信号よりも、小さな値を示していることを意味する。逆に、アナログ信号入力端子１０３の入力信号（図３の（ｃ））の値が大きいほど、コンパレータ１０５が出力する信号（図３の（ｅ））のＨｉｇｈの時間が長くなっている（つまりＤｕｔｙ比が大きい）。これは、１ビット・デジタル信号出力端子１０６から出力される信号が、１ビット・デジタル信号入力端子１０１から入力された信号よりも、大きな値を示していることを意味する。
以上の構成により、アナログ信号と１ビット・デジタル信号との加算を行う信号合成回路を、アナログ・デジタル変換器またはデジタル・アナログ変換器を用いずに、得ることができる。
ここで、スロープ生成回路１０２が出力する信号の遷移期間の傾きは、一定の値でなくても良い。この場合、１ビット・デジタル信号出力端子１０６から出力される信号が、１ビット・デジタル信号入力端子１０１から入力される信号とアナログ信号入力端子１０３から入力される信号の単純な和ではなくなる。しかし、１ビット・デジタル信号入力端子１０１から入力される信号がＬｏｗからＨｉｇｈに遷移する期間において正の傾きのスロープを持ち、１ビット・デジタル信号入力端子１０１から入力される信号がＨｉｇｈからＬｏｗに遷移する期間において負の傾きのスロープを持っていれば、アナログ信号入力端子１０３から入力される信号（図３の（ｃ））に任意の関数を掛けた上で１ビット・デジタル信号入力端子１０１から入力される信号（図３の（ａ））と加算を行うことに相当する。このような特性を得る単純な回路構成として、スロープ生成回路１０２をローパスフィルタに置き換えた構成が考えられる。
図２の信号合成回路において、スロープ生成回路１０２が生成するスロープ（傾き）は、アナログ信号入力端子１０３から入力する信号の最大のスロープ（傾き）よりも大きいことが望ましい。また、アナログ信号入力端子１０３から入力する信号の最大振幅は、スロープ生成回路１０２から出力される信号の振幅よりも小さいことが望ましい。このようにすることで、１ビット・デジタル信号出力端子１０６から出力される信号を、１ビット・アナログ信号入力１０１から入力される信号と、同程度の信号周波数に収めることができる。
また、コンパレータ１０５の閾値電圧は，スロープ生成回路１０２の出力信号電圧が、最大Ｖｈｉｇｈボルトかつ最小Ｖｌｏｗボルトである場合に、ＶｈｉｇｈとＶｌｏｗとの間で任意に規定される。コンパレータ１０５の閾値電圧は、スロープ生成回路１０２の出力する信号の中心値であることが望ましい。つまり、スロープ生成回路１０２の出力信号電圧が、最大Ｖｈｉｇｈボルトかつ最小Ｖｌｏｗボルトである場合は、コンパレータ１０５の閾値電圧は（Ｖｈｉｇｈ＋Ｖｌｏｗ）／２ボルトであることが望ましい。
第１の実施形態の回路において、１ビット・デジタル信号出力端子１０６から出力される信号と、１ビット・デジタル信号入力端子１０１から入力される信号と、アナログ信号入力端子１０３から入力される信号との関係を図４に示す。１ビット・デジタル信号出力端子１０６から出力される信号のＤｕｔｙ比を１ビット・デジタル信号入力端子１０１から入力される信号のＤｕｔｙ比で割った値と、アナログ信号入力端子１０３から入力される信号の値との関係は、常に正の傾きを持つ線分としてプロットできる。ただし、図４に示した線分の形は一例として挙げるものであり、常に正の傾きを持った線分であれば１次関数でも高次の関数でも構わない。
（第２の実施形態）
図５は、本発明の第２の実施の形態である信号合成回路のブロック図である。図５の信号合成回路は加算回路又は減算回路となり、１ビット・デジタル信号入力端子３０１と、スロープ生成回路３０２と、アナログ信号入力端子３０３と、アナログ反転増幅器３０４と、コンパレータ３０５と、１ビット・デジタル信号出力端子３０６と、を備える。アナログ反転増幅器３０４と、コンパレータ３０５とは１ビット判定回路を構成する。
１ビット・デジタル信号入力端子３０１には、１ビットのデジタル信号が入力される。スロープ生成回路３０２は、１ビット・デジタル信号入力端子３０１から入力されたデジタル信号の信号波形にスルーレートの制限を加えることで、１ビット信号がＨｉｇｈとＬｏｗの状態を遷移する期間を長くし、信号波形に傾斜をつける。アナログ信号入力端子３０３は、本回路で加算するアナログ信号を入力する。アナログ反転増幅器３０４は、アナログ信号入力端子３０３から入力したアナログ信号に負の係数を掛けて出力する。コンパレータ３０５は、スロープ生成回路３０２の出力信号を入力信号として入力し、アナログ反転増幅器３０４の出力信号を閾値電圧として入力する。そして、入力信号の電圧が閾値電圧よりも高いときはＨｉｇｈ、逆に入力信号の電圧が閾値電圧よりも低いときはＬｏｗを出力する。１ビット・デジタル信号出力端子３０６は、コンパレータ３０５の出力信号を、１ビット信号として外部に出力する。
本実施形態の信号合成回路では、１ビット・デジタル信号入力３０１から入力される信号は、PWM （Pulse Width Modulation）, PDM （Pulse Density Modulation）, 又はPFM （Pulse Frequency Modulation）等の１ビット・デジタル信号である。これらの１ビット・デジタル信号は、出力信号の大きさを、出力信号がＨｉｇｈになる時間の長さで表している。この、単位時間当たりのＨｉｇｈの時間を示した比率をＤｕｔｙ比と呼ぶ。
図５の信号合成回路では、コンパレータ３０５の閾値電圧を、アナログ信号入力端子３０３からの入力信号に基づいて遷移させることで、アナログ信号と１ビット・デジタル信号との加算を行っている。スロープ生成回路３０２の特性をスロープ生成回路１０２の特性と同じにすれば、図５の信号合成回路で得られる演算結果と図２の信号合成回路で得られる演算結果とは、同じものになる。図６の（ａ）は、１ビット・デジタル信号入力端子３０１の入力信号の波形を示すタイミングチャート、図６の（ｂ）はスロープ生成回路３０２の出力信号の波形を示すタイミングチャートである。図６の（ｃ）はアナログ信号入力端子３０３の入力信号の波形を示すタイミングチャート、図６の（ｄ）はコンパレータ３０５の入力信号と閾値電圧の関係の波形を示すタイミングチャート、図６の（ｅ）はコンパレータ３０５が出力する信号の波形を示すタイミングチャートである。
以上の構成により、アナログ信号と１ビット・デジタル信号の加算を行う信号合成回路を、アナログ・デジタル変換器またはデジタル・アナログ変換器を用いずに、得ることができる。
ここで、スロープ生成回路３０２が出力する信号の遷移期間の傾きは、一定の値でなくても良い。この場合、１ビット・デジタル信号出力端子３０６から出力される信号が、１ビット・デジタル信号入力端子３０１から入力される信号とアナログ信号入力端子３０３から入力される信号の単純な和ではなくなる。しかし、１ビット・デジタル信号入力端子３０１から入力される信号がＬｏｗからＨｉｇｈに遷移する期間において正の傾きのスロープを持ち、１ビット・デジタル信号入力端子３０１から入力される信号がＨｉｇｈからＬｏｗに遷移する期間において負の傾きのスロープを持っていれば、アナログ信号入力端子３０３から入力される信号（図６の（ｃ））に任意の関数を掛けた上で１ビット・デジタル信号入力端子３０１から入力される信号（図６の（ａ））と加算を行うことに相当する。このような特性を得る単純な回路構成として、スロープ生成回路３０２をローパスフィルタに置き換えた構成が考えられる。
図５の信号合成回路において、スロープ生成回路３０２が生成するスロープの傾きは、アナログ信号入力端子３０３から入力する信号の最大の傾きよりも大きいことが望ましい。また、アナログ信号入力端子３０３から入力する信号の最大振幅は、スロープ生成回路から出力される信号の振幅よりも小さいことが望ましい。このようにすることで、１ビット・デジタル信号出力端子３０６から出力される信号を、１ビット・アナログ信号入力３０１から入力される信号と、同程度の信号周波数に収めることができる。
第２の実施形態の回路において、１ビット・デジタル信号出力端子３０６から出力される信号と、１ビット・デジタル信号入力端子３０１から入力される信号と、アナログ信号入力端子３０３から入力される信号との関係を図４に示す。１ビット・デジタル信号出力端子３０６から出力される信号のＤｕｔｙ比を１ビット・デジタル信号入力端子３０１から入力される信号のＤｕｔｙ比で割った値と、アナログ信号入力端子１０３から入力される信号の値との関係は、常に正の傾きを持つ線分としてプロットできる。ただし、図４に示した線分の形は一例として挙げるものであり、常に正の傾きを持った線分であれば１次関数でも高次の関数でも構わない。
（第３の実施形態）
図７は、本発明の第３の実施の形態であるデジタルオーディオアンプのブロック図である。図７のデジタルオーディオアンプは、信号入力端子５０１と、デジタル変調器５０２と、信号合成器５０３と、Ｄ級アンプ５０４と、ローパスフィルタ５０５と、アッテネータ５０６と、アナログ信号出力端子５０７と、で構成されている。
本実施形態のデジタルオーディオアンプの信号合成器５０３は、図２に示した第１の実施形態の信号合成回路又は図５に示した第２の実施形態の信号合成回路が用いられる。
信号入力端子５０１は、外部から信号を受け取る。デジタル変調器５０２は、信号入力端子５０１から入力された信号を、１ビットのパルスパターンに変換して信号合成器５０３へ出力する。信号合成器５０３は、デジタル変調器５０２の出力信号とアッテネータ５０６の出力信号とを合成してＤ級アンプ５０４へ出力する。Ｄ級アンプ５０４は、信号合成器５０３の出力信号を増幅してローパスフィルタ５０５へ出力する。ローパスフィルタ５０５は、Ｄ級アンプ５０４の出力信号から高周波のノイズ成分を取り除いてアッテネータ５０６及びアナログ信号出力端子５０７へ出力する。アッテネータ５０６は、ローパスフィルタ５０５の出力信号を設定された比率で減衰して信号合成器５０３へ出力する。この比率は電力増幅回路ブロック５０８の利得に応じて設定される。アナログ信号出力端子５０７は、ローパスフィルタ５０５から出力信号を外部に出力する。
図２に示した信号合成回路を信号合成器５０３として用いた場合は、デジタル変調器５０２からの出力信号は１ビット・デジタル信号入力端子１０１に入力される。またアッテネータ５０６からの出力信号はアナログ信号入力端子１０３に入力され、１ビット・デジタル信号出力端子１０６からの出力信号は、Ｄ級アンプ５０４へと入力される。一方、図５に示した信号合成回路を信号合成器５０３として用いた場合は、デジタル変調器５０２からの出力信号は１ビット・デジタル信号入力端子３０１に入力される。またアッテネータ５０６からの出力信号はアナログ信号入力端子３０３に入力され、１ビット・デジタル信号出力端子３０６からの出力信号は、Ｄ級アンプ５０４に入力される。
また、図７に示した第３の実施形態において、デジタル変調器５０２は、ＰＷＭ（Pulse Width Modulation）変調器またはデルタシグマ変調器などの１ビット・デジタル変調器であり、１ビットのデジタル信号を出力する。
また、図７に示した第３の実施形態では、信号合成器５０３と、Ｄ級アンプ５０４と、ローパスフィルタ５０５と、アッテネータ５０６と、アナログ信号出力端子５０７と、で構成される電力増幅回路ブロック５０８を複数用意し、並列に並べることができる。この場合、複数並べた電力増幅回路ブロック５０８の全てには、一つのデジタル変調器５０２から出力される１ビット・デジタル信号が入力され、複数並べた電力増幅回路ブロック５０８の全てからそれぞれ出力信号が出力される。このため、デジタル変調器５０２の数を増やさずに複数の出力を得ることが可能となる。
（第４の実施形態）
図８は、本発明の第４の実施の形態である電源回路のブロック図である。図８の電源回路は、信号入力端子６０１と、遅延器６０２と、リニアアンプ６０３と、ハイパスフィルタ６０４と、電流検出器６０５と、ローパスフィルタ６０６と、デジタル変調器６０７と、信号合成器６０８と、スイッチングアンプ６０９と、ローパスフィルタ６１０と、アナログ信号出力端子６１１と、で構成されている。
本実施形態の電源回路の信号合成器６０８は、図２に示した第１の実施形態の信号合成回路又は図５に示した第２の実施形態の信号合成回路が用いられる。
信号入力端子６０１は、本実施形態の電源回路が増幅する信号を受け取る。遅延器６０２は、信号入力端子６０１から入力された信号を、リニアアンプ６０３とデジタル変調器６０７に分配する。この際、リニアアンプ６０３に供給する信号は、デジタル変調器６０７に供給する信号に対して時間遅延が加えられる。この時間遅延の値は、信号がデジタル変調器６０７に入力されてからローパスフィルタ６１０から出力されるまでの第１の経路と、信号がリニアアンプ６０３に入力されてから電流検出器６０５から出力されるまでの第２の経路とで時間差が生じないように設定される。信号入力端子６０１から入力された信号をそのままデジタル変調器６０７に直接入力し、リニアアンプ６０３に入力される信号のみに遅延器６０２で時間遅延を与えてもよい。リニアアンプ６０３は、遅延器６０２から供給された信号を、増幅してハイパスフィルタ６０４へ出力する。ハイパスフィルタ６０４は、リニアアンプ６０３の出力信号から低周波成分を除去して電流検出器６０５へ出力する。電流検出器６０５は、ハイパスフィルタ６０４の出力信号をアナログ信号出力端子６１１へ出力するとともに、ハイパスフィルタ６０４の出力信号の電流値を検出してローパスフィルタ６０６へ出力する。ローパスフィルタ６０６は、電流検出器６０５の出力信号を検出し、高周波成分を除去して信号合成器６０８へ出力する。
デジタル変調器６０７は、遅延器６０２から供給された信号を、ＰＷＭなどの１ビット・デジタル信号に変換して信号合成器６０８へ出力する。信号合成器６０８は、デジタル変調器６０７の出力信号とローパスフィルタ６０４の出力信号とを合成してスイッチングアンプ６０９へ出力する。スイッチングアンプ６０９は、信号合成器６０８の出力信号を増幅してローパスフィルタ６１０へ出力する。ローパスフィルタ６１０は、スイッチングアンプ６０９の出力信号から高周波のノイズを除去してアナログ信号出力端子６１１へ出力する。ハイパスフィルタ６０４の出力信号とローパスフィルタ６１０の出力端は同じノードに繋がれており、２つの出力信号は電流合成されてアナログ信号出力端子６１１から出力される。
図２に示した信号合成回路を信号合成器６０８として用いた場合は、デジタル変調器６０７からの出力信号は１ビット・デジタル信号入力端子１０１に入力される。またローパスフィルタ６０６からの出力信号はアナログ信号入力端子１０３に入力され、１ビット・デジタル信号出力端子１０６からの出力信号は、スイッチングアンプ６０９へと入力される。一方、図５に示した信号合成回路を信号合成器６０８として用いた場合は、デジタル変調器６０７からの出力信号は１ビット・デジタル信号入力端子３０１に入力される。またローパスフィルタ６０６からの出力信号はアナログ信号入力端子３０３に入力され、１ビット・デジタル信号出力端子３０６からの出力信号は、スイッチングアンプ６０９に入力される。
また、図８の電源回路において、ハイパスフィルタ６０４のカットオフ周波数は、ローパスフィルタ６１０のカットオフ周波数よりも低い周波数に設計する。
また、図８に示した第３の実施形態では、リニアアンプ６０３と、ハイパスフィルタ６０４と、電流検出器６０５と、ローパスフィルタ６０６と、信号合成器６０８と、スイッチングアンプ６０９と、ローパスフィルタ６１０と、アナログ信号出力端子６１１と、で構成される電力増幅回路ブロック６１２を複数用意し、並列に並べることができる。複数並べた電力増幅回路ブロック６１２の全てには、一つの遅延器６０２から出力される信号と、一つのデジタル変調器６０７から出力される１ビット・デジタル信号とが入力され、複数並べた電力増幅回路ブロック６１２の全てからそれぞれ出力信号が出力される。このため、遅延器６０２とデジタル変調器６０７の数を増やさずに複数の出力を得ることが可能となる。
上述した第１及び第２の実施形態では、第１の１ビット・デジタル信号がＨｉｇｈからＬｏｗに遷移する期間及びＬｏｗからＨｉｇｈに遷移する期間に、スロープ生成回路が第１の１ビット・デジタル信号にスロープを生成している。しかし、第１の１ビット・デジタル信号がＨｉｇｈからＬｏｗに遷移する期間とＬｏｗからＨｉｇｈに遷移する期間とのうちいずれか一方の期間で、スロープ生成回路が第１の１ビット・デジタル信号にスロープを生成するようにしてもよい。
また、図３の（ｃ）及び図６の（ｃ）に示すアナログ信号は単調増加するように記載されているが、これは説明の簡易化のために記載したもので、例えば正弦波のような信号レベルが増加したり減少したりする信号も含まれる。
上述した各実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。そのため、前述した各実施形態は単なる例示にすぎず、限定的に解釈されるべきではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書や要約書の記載には拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更はすべて本発明の範囲内のものである。
本願は、２０１１年９月２６日に出願された特願２０１１−２０９３７９号を基礎とする優先権を主張するものである。そして、特願２０１１−２０９３７９に開示された全ての内容は本願の内容に含まれる。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下の構成には限られない。
（付記１）
第１の１ビット・デジタル信号が入力され、前記第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対してスロープを生成して出力するスロープ生成回路と、
アナログ信号と前記スロープ生成回路の出力信号とが入力され、前記アナログ信号によって前記スロープ生成回路の出力信号のハイ−ロウ判定が変動し、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する１ビット判定回路と、を有し、
前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させ、前記第２の１ビット・デジタル信号を出力する信号合成回路。
（付記２）
前記１ビット判定回路は、前記アナログ信号と前記スロープ生成回路の出力信号とが入力され、前記アナログ信号によって、前記出力信号と閾値との少なくとも一方を変動させ、少なくとも一方が変動する、前記出力信号と前記閾値とを比較して、ハイ−ロウ判定を行い、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力することを特徴とする付記１に記載の信号合成回路。
（付記３）
前記スロープ生成回路が、ローパスフィルタによって構成されている、付記１または２に記載の信号合成回路。
（付記４）
前記スロープ生成回路の出力信号に付加される前記スロープが、前記アナログ信号の最大のスロープよりも大きいことを特徴とする、付記１から３のいずれかに記載の信号合成回路。
（付記５）
前記スロープ生成回路の出力信号の振幅が、前記アナログ信号の最大振幅よりも大きいことを特徴とする、付記１から４のいずれかに記載の信号合成回路。
（付記６）
前記１ビット判定回路が、
前記スロープ生成回路の出力信号と前記アナログ信号との加算を行う、アナログ加算器と、
前記アナログ加算器の出力信号を、閾値電圧と比較して前記出力信号の電圧が高いときはハイの信号、前記閾値電圧と比較して前記出力信号の電圧が低いときはロウの信号を出力する、コンパレータと、
を有することを特徴とする、付記１から５のいずれかに記載の信号合成回路。
（付記７）
前記１ビット判定回路が、
前記アナログ信号の正負を反転させて出力する、アナログ反転増幅器と、
前記スロープ生成回路の出力信号と前記アナログ反転増幅器の出力信号とが入力され、前記スロープ生成回路の出力信号の電圧が前記アナログ反転増幅器の出力信号の電圧と比較して高いときはハイの信号、前記スロープ生成回路の出力信号の電圧が前記アナログ反転増幅器の出力信号の電圧と比較して低いときはロウの信号を出力する、コンパレータと、
を有することを特徴とする付記１から５のいずれかに記載の信号合成回路。
（付記８）
入力信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
前記デジタル変換器の出力信号を増幅する電力増幅回路ブロックと、を備え、
前記電力増幅回路ブロックが、
アッテネータと、
前記第３の１ビット・デジタル信号と前記アッテネータの出力信号を合成して出力する信号合成器と、
前記信号合成器の出力信号を増幅するＤ級アンプと、
前記Ｄ級アンプの出力信号から高周波のノイズ成分を除去して出力するローパスフィルタと、を有し、
前記アッテネータは、前記ローパスフィルタの出力信号を検出し、設定された比率で減衰して、前記信号合成器に対して出力し、
前記信号合成器が、付記１から７のいずれかに記載の信号合成回路であり、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記アッテネータの出力信号を、前記アナログ信号として入力することを特徴とする、デジタルオーディオアンプ。
（付記９）
前記電力増幅回路ブロックを複数並列に実装し、
前記デジタル変換器の出力信号を前記複数の電力増幅回路ブロックに入力し、前記複数の電力増幅回路ブロックのそれぞれが前記デジタル変換器の出力信号を増幅して出力することを特徴とする、付記８に記載のデジタルオーディオアンプ。
（付記１０）
入力信号を分離したうちの第１の分配信号が入力され、前記第１の分配信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
前記入力信号を分離したうちの第２の分配信号を遅延させた信号と前記第３の１ビット・デジタル信号とが入力され、前記第２の分配信号と前記第３の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する、電力増幅回路ブロックと、
前記第１の分配信号に対して前記第２の分配信号に時間遅延を与えて前記信号として前記電力増幅回路ブロックに出力する遅延器と、を備え、
前記電力増幅回路ブロックが、
遅延させた前記第２の分配信号を入力し、増幅して出力するリニアアンプと、
前記リニアアンプの出力信号を入力し、低周波成分を除去して出力するハイパスフィルタと、
前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
前記電流検出器の出力信号を入力し、高周波成分を除去して出力する第１のローパスフィルタと、
前記第３の１ビット・デジタル信号と前記第１のローパスフィルタとの出力信号を入力し、合成して出力する信号合成器と、
前記信号合成器の出力信号を増幅するスイッチングアンプと、
前記スイッチングアンプの出力信号から高周波のノイズ成分を除去して出力する第２のローパスフィルタと、を備え、
前記信号合成器が、付記１から７にいずれか１項に記載の信号合成回路であり、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記第１のローパスフィルタからの出力信号を前記アナログ信号として入力し、
前記ハイパスフィルタのカットオフ周波数が、前記第２のローパスフィルタのカットオフ周波数よりも低い周波数となっており、
前記第２のローパスフィルタの出力信号と、前記ハイパスフィルタの出力信号を電力合成して出力することを特徴とする、電源回路。
（付記１１）
前記電力増幅回路ブロックを複数並列に実装し、
前記第３の１ビット・デジタル信号と遅延させた前記第２の分配信号を前記複数の電力増幅回路ブロックに入力し、
前記複数の電力増幅回路ブロックのそれぞれが前記第３の１ビットデジタル信号と遅延させた前記第２の分配信号を増幅して電力合成することを特徴とする、付記１０に記載の電力回路。
（付記１２）
入力された第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対してスロープを生成する第１ステップと、
入力されたアナログ信号によって、前記スロープが生成された前記第１の１ビット・デジタル信号のハイ−ロウ判定を変動させ、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する第２ステップとを有し、
前記第２の１ビット・デジタル信号は、前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させた信号である、信号合成回路の信号合成方法。
（付記１３）
前記第２ステップは、前記入力されたアナログ信号を用いて、前記スロープが生成された前記第１の１ビット・デジタル信号と閾値との少なくとも一方を変動させ、少なくとも一方が変動する、前記出力信号と前記閾値とを比較して、ハイ−ロウ判定を行い、前記ハイ−ロウ判定によって生成された前記第２の１ビット・デジタル信号を出力することを特徴とする付記１２に記載の信号合成方法。
（付記１４）
前記第１ステップは、ローパスフィルタによってスロープを生成する、付記１２または１３に記載の信号合成方法。
（付記１５）
前記スロープが、前記アナログ信号の最大のスロープよりも大きいことを特徴とする、付記１２から１４のいずれかに記載の信号合成方法。
（付記１６）
前記スロープが生成された前記第１の１ビット・デジタル信号の振幅が、前記アナログ信号の最大振幅よりも大きいことを特徴とする、付記１２から１５のいずれかに記載の信号合成方法。
（付記１７）
前記第２ステップが、
前記スロープが生成された前記第１の１ビット・デジタル信号と前記アナログ信号との加算を行うステップと、
閾値電圧と比較して前記加算後の信号の電圧が高いときはハイの信号、前記閾値電圧と比較して前記加算後の信号の電圧が低いときはロウの信号を出力するステップと、
を有することを特徴とする、付記１２から１６のいずれかに記載の信号合成方法。
（付記１８）
前記第２ステップが、
前記アナログ信号の正負を反転させるステップと、
前記スロープが生成された前記第１の１ビット・デジタル信号の電圧を、正負が反転されたアナログ信号の電圧と比較して、前記スロープが生成された前記第１の１ビット・デジタル信号の電圧が、正負が反転されたアナログ信号の電圧よりも高いときはハイの信号を出力し、前記スロープが生成された前記第１の１ビット・デジタル信号の電圧が、正負が反転されたアナログ信号の電圧よりも低いときはロウの信号を出力するステップと、
を有することを特徴とする付記１２から１６のいずれかに記載の信号合成方法。
（付記１９）
入力信号を第３の１ビット・デジタル信号に変換する変換ステップと、
前記第３の１ビット・デジタル信号を増幅する電力増幅ステップと、を備え、
前記電力増幅ステップが、
前記第３の１ビット・デジタル信号と入力されたアナログ信号とを合成する合成ステップと、
合成された信号を増幅する増幅ステップと、
増幅された信号から高周波のノイズ成分を除去する除去ステップと、
高周波のノイズ成分を除去された信号を検出し、設定された比率で減衰して、前記合成ステップの前記アナログ信号として出力するステップと、を有し、
前記合成ステップが、付記１２から１８のいずれかの信号合成方法を用いて行われ、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記合成ステップのアナログ信号を、付記１２から１８のいずれかの信号合成方法における前記アナログ信号として入力することを特徴とする、デジタルオーディオアンプの駆動方法。
（付記２０）
前記変換ステップで生成された前記第３の１ビット・デジタル信号に対して、前記電力増幅ステップが複数並行して行われることを特徴とする、付記１９に記載の駆動方法。
（付記２１）
入力信号を分離したうちの第１の分配信号を第３の１ビット・デジタル信号に変換する変換ステップと、
前記第１の分配信号に対して、前記入力信号を分離したうちの第２の分配信号に時間遅延を与えるステップと、
遅延された第２の分配信号と前記第３の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅回路ステップと、
前記電力増幅回路ステップが、
遅延された前記第２の分配信号を増幅して出力するステップと、
前記増幅された信号の低周波成分を除去して出力するステップと、
前記低周波成分を除去された信号のうち、電流成分を検出して出力するステップと、
電流成分検出後の信号の高周波成分を除去する第１の除去ステップと、
前記第３の１ビット・デジタル信号と高周波成分を除去した信号とを合成して出力する信号合成ステップと、
前記合成後の信号を増幅するステップと、
増幅された信号から高周波のノイズ成分を除去して出力する第２の除去ステップと、を備え、
前記信号合成ステップが、付記１２から１８にいずれか１項に記載の信号合成方法を用いて行われ、
前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
前記第１の除去ステップで高周波成分を除去した信号を前記アナログ信号として入力し、
前記低周波成分を除去して出力するステップでのカットオフ周波数が、前記第２の除去ステップでのカットオフ周波数よりも低い周波数となっており、
前記第２の除去ステップの出力信号と、前記低周波成分を除去して出力するステップでの出力信号を電力合成して出力することを特徴とする、電源回路の駆動方法。
（付記２２）
前記変換ステップで生成された前記第３の１ビット・デジタル信号に対して、前記電力増幅ステップが複数並行して行われることを特徴とする、付記２１に記載の駆動方法。
本発明はアナログ信号と１ビット・デジタル信号との加算又は減算を行う回路に適用でき、デジタルオーディオアンプ、及び電源回路等のアナログ・デジタル混載回路に適用できる。
１０１，３０１ １ビット・デジタル信号入力端子
１０２，３０２ スロープ生成回路
１０３，３０３ アナログ信号入力端子
１０４ アナログ加算器
１０５，３０５ コンパレータ
１０６，３０６ １ビット・デジタル信号出力端子
３０４ アナログ反転増幅器
５０１，６０１ 信号入力
５０２，６０７ デジタル変調器
５０３，６０８ 信号合成器
５０４ Ｄ級アンプ
５０５，６０６，６１０ ローパスフィルタ
５０６ アッテネータ
５０７，６１１ アナログ信号出力
５０８，６１２ 電力増幅回路ブロック
６０２ 遅延器
６０３ リニアアンプ
６０４ ハイパスフィルタ
６０５ 電流検出器
６０９ スイッチングアンプ

Claims (10)

  1. 入力信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
    前記デジタル変換器の出力信号を増幅する電力増幅回路ブロックと、を備え、
    前記電力増幅回路ブロックが、
    アッテネータと、
    前記第３の１ビット・デジタル信号と前記アッテネータの出力信号を合成して出力する信号合成器と、
    前記信号合成器の出力信号を増幅するＤ級アンプと、
    前記Ｄ級アンプの出力信号から高周波のノイズ成分を除去して出力するローパスフィルタと、を有し、
    前記アッテネータは、前記ローパスフィルタの出力信号を検出し、設定された比率で減衰して、前記信号合成器に対して出力し、
    前記信号合成器が、第１の１ビット・デジタル信号が入力され、前記第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対して任意の傾きのスロープを生成して出力するスロープ生成回路と、アナログ信号と前記スロープ生成回路の出力信号とが入力され、前記アナログ信号によって前記スロープ生成回路の出力信号のハイ−ロウ判定が変動し、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する１ビット判定回路と、を有し、前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させ、前記第２の１ビット・デジタル信号を出力する信号合成回路であり、
    前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
    前記アッテネータの出力信号を、前記アナログ信号として入力することを特徴とする、
    デジタルオーディオアンプ。
  2. 前記電力増幅回路ブロックを複数並列に実装し、
    前記デジタル変換器の出力信号を前記複数の電力増幅回路ブロックに入力し、前記複数の電力増幅回路ブロックのそれぞれが前記デジタル変換器の出力信号を増幅して出力することを特徴とする、請求項１に記載のデジタルオーディオアンプ。
  3. 前記１ビット判定回路が、
    前記スロープ生成回路の出力信号と前記アナログ信号との加算を行う、アナログ加算器と、
    前記アナログ加算器の出力信号を、任意の閾値電圧と比較して前記出力信号の電圧が高いときはハイの信号、前記任意の閾値電圧と比較して前記出力信号の電圧が低いときはロウの信号を出力する、コンパレータと、
    を有することを特徴とする、請求項１または２に記載のデジタルオーディオアンプ。
  4. 前記１ビット判定回路が、
    前記アナログ信号の正負を反転させて出力する、アナログ反転増幅器と、
    前記スロープ生成回路の出力信号と前記アナログ反転増幅器の出力信号とが入力され、
    前記スロープ生成回路の出力信号の電圧が前記アナログ反転増幅器の出力信号の電圧と比較して高いときはハイの信号、前記スロープ生成回路の出力信号の電圧が前記アナログ反転増幅器の出力信号の電圧と比較して低いときはロウの信号を出力する、コンパレータと、
    を有することを特徴とする請求項１または２に記載のデジタルオーディオアンプ。
  5. 入力信号を分離したうちの第１の分配信号が入力され、前記第１の分配信号を第３の１ビット・デジタル信号に変換するデジタル変調器と、
    前記入力信号を分離したうちの第２の分配信号を遅延させた信号と前記第３の１ビット・デジタル信号とが入力され、前記第２の分配信号と前記第３の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する、電力増幅回路ブロックと、
    前記第１の分配信号に対して前記第２の分配信号に時間遅延を与えて前記信号として前記電力増幅回路ブロックに出力する遅延器と、を備え、
    前記電力増幅回路ブロックが、
    遅延させた前記第２の分配信号を入力し、増幅して出力するリニアアンプと、
    前記リニアアンプの出力信号を入力し、低周波成分を除去して出力するハイパスフィルタと、
    前記ハイパスフィルタの出力信号のうち、電流成分を検出して出力する電流検出器と、
    前記電流検出器の出力信号を入力し、高周波成分を除去して出力する第１のローパスフィルタと、
    前記第３の１ビット・デジタル信号と前記第１のローパスフィルタとの出力信号を入力し、合成して出力する信号合成器と、
    前記信号合成器の出力信号を増幅するスイッチングアンプと、
    前記スイッチングアンプの出力信号から高周波のノイズ成分を除去して出力する第２のローパスフィルタと、を備え、
    前記信号合成器が、第１の１ビット・デジタル信号が入力され、前記第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対して任意の傾きのスロープを生成して出力するスロープ生成回路と、アナログ信号と前記スロープ生成回路の出力信号とが入力され、前記アナログ信号によって前記スロープ生成回路の出力信号のハイ−ロウ判定が変動し、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する１ビット判定回路と、を有し、前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させ、前記第２の１ビット・デジタル信号を出力する信号合成回路であり、
    前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
    前記第１のローパスフィルタからの出力信号を前記アナログ信号として入力し、
    前記ハイパスフィルタのカットオフ周波数が、前記第２のローパスフィルタのカットオフ周波数よりも低い周波数となっており、
    前記第２のローパスフィルタの出力信号と、前記ハイパスフィルタの出力信号を電力合成して出力することを特徴とする、電源回路。
  6. 前記電力増幅回路ブロックを複数並列に実装し、
    前記第３の１ビット・デジタル信号と遅延させた前記第２の分配信号を前記複数の電力増幅回路ブロックに入力し、
    前記複数の電力増幅回路ブロックのそれぞれが前記第３の１ビットデジタル信号と遅延させた前記第２の分配信号を増幅して電力合成することを特徴とする、請求項５に記載の電源回路。
  7. 入力信号を第３の１ビット・デジタル信号に変換する変換ステップと、
    前記第３の１ビット・デジタル信号を増幅する電力増幅ステップと、を備え、
    前記電力増幅ステップが、
    前記第３の１ビット・デジタル信号と入力されたアナログ信号とを合成する合成ステップと、
    合成された信号を増幅する増幅ステップと、
    増幅された信号から高周波のノイズ成分を除去する除去ステップと、
    高周波のノイズ成分を除去された信号を検出し、設定された比率で減衰して、前記合成ステップの前記アナログ信号として出力するステップと、を有し、
    前記合成ステップが、
    入力された第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対してスロープを生成する第１ステップと、
    入力されたアナログ信号によって、前記スロープが生成された前記第１の１ビット・デジタル信号のハイ−ロウ判定を変動させ、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する第２ステップとを有し、
    前記第２の１ビット・デジタル信号は、前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させた信号である信号合成方法を用いて行われ、
    前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
    前記合成ステップのアナログ信号を、前記信号合成方法における前記アナログ信号として入力することを特徴とする、デジタルオーディオアンプの駆動方法。
  8. 前記変換ステップで生成された前記第３の１ビット・デジタル信号に対して、前記電力増幅ステップが複数並行して行われることを特徴とする、請求項７に記載の駆動方法。
  9. 入力信号を分離したうちの第１の分配信号を第３の１ビット・デジタル信号に変換する変換ステップと、
    前記第１の分配信号に対して、前記入力信号を分離したうちの第２の分配信号に時間遅延を与えるステップと、
    遅延された第２の分配信号と前記第３の１ビット・デジタル信号とをそれぞれ増幅した後に電力合成して出力する電力増幅ステップと、
    前記電力増幅ステップが、
    遅延された前記第２の分配信号を増幅して出力するステップと、
    前記増幅された信号の低周波成分を除去して出力するステップと、
    前記低周波成分を除去された信号のうち、電流成分を検出して出力するステップと、
    電流成分検出後の信号の高周波成分を除去する第１の除去ステップと、
    前記第３の１ビット・デジタル信号と高周波成分を除去した信号とを合成して出力する信号合成ステップと、
    前記合成後の信号を増幅するステップと、
    増幅された信号から高周波のノイズ成分を除去して出力する第２の除去ステップと、を備え、
    前記信号合成ステップが、
    入力された第１の１ビット・デジタル信号がハイからロウに遷移する期間とロウからハイに遷移する期間との少なくとも一方の期間に、前記第１の１ビット・デジタル信号に対してスロープを生成する第１ステップと、
    入力されたアナログ信号によって、前記スロープが生成された前記第１の１ビット・デジタル信号のハイ−ロウ判定を変動させ、前記ハイ−ロウ判定によって生成された第２の１ビット・デジタル信号を出力する第２ステップとを有し、
    前記第２の１ビット・デジタル信号は、前記第１の１ビット・デジタル信号のデューティ比を前記アナログ信号に基づいて変動させた信号であり、
    前記第２ステップが、
    前記アナログ信号の正負を反転させるステップと、
    前記スロープが生成された前記第１の１ビット・デジタル信号の電圧を、正負が反転されたアナログ信号の電圧と比較して、前記スロープが生成された前記第１の１ビット・デジタル信号の電圧が、正負が反転されたアナログ信号の電圧よりも高いときはハイの信号を出力し、前記スロープが生成された前記第１の１ビット・デジタル信号の電圧が、正負が反転されたアナログ信号の電圧よりも低いときはロウの信号を出力するステップと、を有する信号合成方法を用い、
    前記第３の１ビット・デジタル信号を前記第１の１ビット・デジタル信号として入力し、
    前記第１の除去ステップで高周波成分を除去した信号を前記アナログ信号として入力し、
    前記低周波成分を除去して出力するステップでのカットオフ周波数が、前記第２の除去ステップでのカットオフ周波数よりも低い周波数となっており、
    前記第２の除去ステップの出力信号と、前記低周波成分を除去して出力するステップでの出力信号を電力合成して出力することを特徴とする、電源回路の駆動方法。
  10. 前記変換ステップで生成された前記第３の１ビット・デジタル信号と遅延された前記第２の分配信号に対して、前記電力増幅ステップが複数並行して行われることを特徴とする、請求項９に記載の駆動方法。
JP2013536317A 2011-09-26 2012-09-26 デジタルオーディオアンプ及び電源回路 Expired - Fee Related JP6098517B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011209379 2011-09-26
JP2011209379 2011-09-26
PCT/JP2012/074631 WO2013047550A1 (ja) 2011-09-26 2012-09-26 信号合成回路、デジタルオーディオアンプ及び電源回路

Publications (2)

Publication Number Publication Date
JPWO2013047550A1 JPWO2013047550A1 (ja) 2015-03-26
JP6098517B2 true JP6098517B2 (ja) 2017-03-22

Family

ID=47995581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013536317A Expired - Fee Related JP6098517B2 (ja) 2011-09-26 2012-09-26 デジタルオーディオアンプ及び電源回路

Country Status (3)

Country Link
EP (1) EP2763316A4 (ja)
JP (1) JP6098517B2 (ja)
WO (1) WO2013047550A1 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006101022A (ja) * 2004-09-28 2006-04-13 Denon Ltd デジタルアンプ
JP2006191250A (ja) 2005-01-05 2006-07-20 Nagoya Institute Of Technology 増幅器およびボリューム機能付き増幅器
DE602007004966D1 (de) 2006-03-31 2010-04-08 Nxp Bv Digitaler signalwandler
JP5167196B2 (ja) 2009-05-14 2013-03-21 シャープ株式会社 信号補正装置、音声処理装置及びパルス増幅方法
JP2010281596A (ja) * 2009-06-02 2010-12-16 Harada Ind Co Ltd 温度補償される距離検出装置
JP2010281643A (ja) * 2009-06-03 2010-12-16 Fuji Heavy Ind Ltd パルスレーダ装置
EP2299577B1 (en) * 2009-09-18 2012-08-01 DET International Holding Limited Digital slope compensation for current mode control

Also Published As

Publication number Publication date
JPWO2013047550A1 (ja) 2015-03-26
WO2013047550A1 (ja) 2013-04-04
EP2763316A4 (en) 2015-08-05
EP2763316A1 (en) 2014-08-06

Similar Documents

Publication Publication Date Title
US7538607B2 (en) Class D amplifier
US7436254B2 (en) Class D amplifier
JP2006512004A (ja) デジタル信号変調器を用いたデジタル入力信号の変調および信号の分割
JP4882353B2 (ja) パルス幅変調増幅器
KR20180130566A (ko) 디지털 오디오 변환기 및 증폭기 제어기
US7221297B2 (en) D/A converter and output amplifying circuit
JP4311437B2 (ja) Ｄ級増幅装置
JPH11112245A (ja) ディジタルスイッチングアンプ
JP3801118B2 (ja) Ｄ級増幅器
JP2009005073A (ja) デジタルアナログ変換器と歪補正回路
JP6098517B2 (ja) デジタルオーディオアンプ及び電源回路
JP2008166864A (ja) Ｄ級増幅器
US8314657B2 (en) D-class amplifier
JP2005109590A (ja) スイッチング増幅回路及びオーディオ機器用ｄ級増幅装置
JP2006521736A (ja) デジタルパルス幅制御式振動モジュレータ
JP2004032095A (ja) パルス幅変調器
JP2019024153A (ja) デジタルアンプ
TW201336224A (zh) 切換放大器系統與其信號失真的抑制方法
JP5870308B2 (ja) Ｄａ変換装置及び音声システム
JP3388173B2 (ja) フィードバック回路
JP4964825B2 (ja) 変調装置、ｄ級増幅装置及び変調方法
US11088662B2 (en) Digital amplifier and output device
JP7006214B2 (ja) 信号生成装置、及び信号生成方法
JP2011029787A (ja) 信号処理装置
KR101463034B1 (ko) 병렬처리 시그마델타 변조기 및 설계 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150812

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20160920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20160921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170206

R150 Certificate of patent or registration of utility model

Ref document number: 6098517

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees