KR20070067672A - Ｄ급 증폭기 - Google Patents

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KR20070067672A
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모리또 모리시마
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야마하 가부시키가이샤
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Abstract

PWM 회로에서 연산기의 출력 데이터를 펄스 폭 변조 신호로 변환하고, 그것을 버퍼 증폭기 및 아날로그 로우패스 필터를 통하여 부하로 출력하고, 스텝 응답 연산기에서 PWM 회로의 출력 신호로부터 펄스 폭을 판독하고, 펄스 폭을 갖는 펄스 파형이 아날로그 로우패스 필터에 인가될 때의 스텝 응답을 연산하고, 오차 연산기에서 스텝 응답 연산기의 출력과 D급 증폭기의 입력 단자의 입력 신호 사이의 차를 연산하고, 감산기에서 입력 신호로부터 오차 연산기의 출력을 감산하고, 감산 결과를 PWM 회로의 입력 단자에 인가함으로써, D급 증폭기의 왜곡을 감소시킬 수 있게 된다.
펄스 폭 변조, 로우패스 필터, 마스터 클럭, 다이내믹 범위, 노이즈 쉐이핑

Description

Ｄ급 증폭기{CLASS-D AMPLIFIER}
도 1은 본 발명의 제1 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 2는 도 1의 아날로그 로우패스 필터(5)의 스텝 응답을 도시하는 도면 및 식.
도 3은 본 발명의 제2 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 4는 본 발명의 제3 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 5는 본 발명의 제4 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 6은 도 5에서의 딜레이 탭 회로(14)의 구성을 도시하는 블록도.
도 7은 도 6에서의 인버터(20)의 구성을 도시하는 회로도.
도 8은 도 5에 도시하는 D급 증폭기의 동작을 설명하기 위한 타이밍차트.
도 9는 본 발명의 제5 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 10은 제5 실시형태의 변형예를 도시하는 블록도.
도 11은 제5 실시형태의 변형예를 도시하는 블록도.
도 12는 본 발명의 제6 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 13은 본 발명의 제7 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 14는 본 발명의 제8 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도.
도 15는 제8 실시형태의 효과를 설명하기 위한 도면.
도 16은 이상적인 스텝 응답의 직선, LPF(z)의 스텝 응답의 곡선 및 그들 사이의 차이 Δ(z)을 도시하며 제4 실시예를 설명하는 도면 및 식.
<도면의 주요부분에 대한 부호의 설명>
1: 입력 단자
2: 연산기
2a: 가산 회로
3, 3a: PWM 회로
4: 버퍼 증폭기
5: 아날로그 로우패스 필터
6: 부하
7: 디지탈 로우패스 필터
8: 오차 연산기
9: 스텝 응답 회로
10: PWM 오차 예측 회로
14: 딜레이 탭 회로
15: 셀렉터
17: 위상 비교기
18: 로우패스 필터
19: 전압/전류 변환 회로
20, 21: 인버터
22: 링 오실레이터
40~42: 지연 회로
51: 프리 버퍼
52: 감쇠기
53: 차동 증폭기
54: 적분기
55: 컴퍼레이터
64: 아날로그/디지탈 변환기
65: 위상 보상 회로
[특허 문헌1]JP-A-59-183510호 공보
[특허 문헌2]JP-T-2002-536903호 공보
[특허 문헌3]JP-A-06-152269호 공보
[특허 문헌4]JP-A-2003-110376호 공보
[특허 문헌5]JP-Y-2000-500625호 공보
본 발명은, 오디오 등의 분야에서 이용되는 D급 증폭기에 관한 것으로, 특히, 왜곡의 감소 및 다이내믹 범위의 향상을 도모한 D급 증폭기에 관한 것이다.
종래의 PWM 변조에 의한 D급 증폭기는, 왜곡을 감소시키기 위해서, PWM(펄스 폭 변조) 회로로부터 출력되고, 그 다음에 로우패스 필터에 의해 아날로그 신호로 변화된 신호를, ADC(아날로그/디지탈 컨버터)에 의해 디지탈 데이터로 변환하여, PWM 회로의 전단에 피드백하도록 설계된다(특허 문헌 1 참조).
그러나, 이와 같은 구성에 의하면, ADC가 필요해지기 때문에, 부품 점수가 증가하고, 또한, 가격도 비싸지는 문제가 있었다.
또한, 종래의 PCM 신호를 PWM 변환하는 D급 증폭기는, 다이내믹 범위가 PWM 회로의 클럭 주파수에 의해 정해지고, 클럭 주파수가 300MHz이더라도 다이내믹 범위가 60dB만 취해지는 문제가 있었다.
또한, 종래의 D급 증폭기가 기재된 문헌으로서, 특허 문헌 2~5도 알려져 있다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, ADC를 사용하지 않고 디지탈 처리에 의해 왜곡을 감소시킬 수 있는 D급 증폭기를 제공하는 것을 목적으로 한다. 또한, 본 발명의 다른 목적은, PWM 회로의 클럭 주파수를 증가시키지 않고, 다이내믹 범위를 종래의 것보다 넓게 할 수 있는 D급 증폭기를 제공하는 것이다.
본 발명은 상기의 과제를 해결하기 위해 이루어진 것으로, 이하의 구성에 의해 특징지어진다.
(1) 신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
상기 PWM 회로의 상기 출력을 필터링하는 디지탈 필터 - 상기 디지탈 필터는 상기 아날로그 로우패스 필터와 동일한 필터 특성을 가짐 -;
상기 디지탈 필터의 상기 출력과 D급 증폭기의 입력 단자의 입력 신호 사이의 차를 연산하는 오차 연산기; 및
상기 입력 신호로부터 상기 오차 연산기의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 상기 입력 단자에 인가하는 감산기
를 포함하는 D급 증폭기.
(2) (1)의 D급 증폭기는,
상기 PWM 회로에 입력된 상기 입력 신호의 샘플링 클럭의 한 주기씩, 절단 오차들(truncation errors)을 지연시키고, 상기 지연된 절단 오차들을 출력하는 지연 회로; 및
상기 지연 회로의 출력을 상기 입력 신호에 가산하는 가산기
를 더 포함한다.
(3) (1)의 D급 증폭기는,
상기 PWM 회로에 입력된 상기 신호의 샘플링 클럭의 한 주기씩, 절단 오차들을 지연시키고, 상기 지연된 절단 오차들을 출력하는 제1 지연 회로;
상기 제1 지연 회로의 출력을 상기 샘플링 클럭의 한 주기씩 지연시키고 상기 지연된 출력을 출력하는 제2 지연 회로;
상기 제1 지연 회로의 출력 레벨을 조정하는 제1 레벨 변환기;
상기 제2 지연 회로의 출력 레벨을 조정하는 제2 레벨 변환기; 및
상기 제1 및 제2 변환기들의 상기 출력들을 상기 입력 신호에 가산하는 가산기
를 더 포함한다.
(4) 신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
상기 PWM 회로의 상기 출력 신호로부터 펄스 폭을 판독하고, 상기 펄스 폭을 갖는 펄스 파형이 상기 아날로그 로우패스 필터에 인가될 때의 스텝 응답을 연산하 는 스텝 응답 연산기;
상기 스텝 응답 연산기의 출력과 D급 증폭기의 입력 단자의 입력 신호 사이의 차를 연산하는 오차 연산기; 및
상기 입력 신호로부터 상기 오차 연산기의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 입력 단자에 인가하는 감산기
를 포함하는 D급 증폭기.
(5) (4)의 D급 증폭기는,
상기 PWM 회로에 입력된 상기 입력 신호의 샘플링 클럭의 한 주기씩, 절단 오차들을 지연시키고, 상기 지연된 절단 오차들을 출력하는 지연 회로; 및
상기 지연 회로의 출력을 상기 입력 신호에 가산하는 가산기
를 더 포함한다.
(6) 신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
D급 증폭기의 입력 단자의 입력 신호를 진폭 변조함으로써 얻어지는 정규의 임펄스 응답과, 상기 입력 신호를 상기 PWM 회로에 의해 펄스 폭 변조함으로써 얻어질 것으로 예상되는 임펄스 응답과의 차분을 연산하는 오차 예측 회로; 및
상기 입력 신호로부터 상기 오차 예측 회로의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 입력 단자에 인가하는 감산기
를 포함하는 D급 증폭기.
(7) 마스터 클럭의 상승 또는 하강을 m/n 주기(여기서 n은 2 이상의 정수이고, m은 n보다 작은 정수) 만큼 지연함으로써 각각 얻어지는 출력 신호들을 출력하는 지연 회로;
상기 지연 회로의 출력 신호들 중 1개를, D급 증폭기의 입력 단자에 입력된 입력 신호의 제1 그룹의 비트들에 기초하여 선택하는 선택 회로; 및
상기 입력 신호의 제2 그룹의 비트들을 상기 마스터 클럭에 기초하여 펄스 폭 변조 신호로 변환하고, 상기 입력 신호의 제2 그룹의 비트들에 의해 지정되는 타이밍에서 상승 또는 하강하고, 상기 제2 그룹의 비트들에 의해 지정된 하강 또는 상승 타이밍으로부터 상기 선택 회로의 출력이 지정하는 시간만큼 지연시킨 타이밍에서 하강 또는 상승하는 펄스 신호를 생성하는 PWM 회로
를 포함하는 D급 증폭기.
(8) (7)의 D급 증폭기는,
상기 PWM 회로에 입력된 상기 입력 신호의 샘플링 클럭의 한 주기씩, 절단 오차들을 지연시키고, 상기 지연된 절단 오차들을 출력하는 지연 회로; 및
상기 지연 회로의 출력을 상기 입력 신호에 가산하는 가산기
를 더 포함한다.
(9) (7)의 D급 증폭기에서, 상기 지연 회로는,
링 형상으로 구성된 복수의 지연량 가변 인버터들을 포함하는 링 오실레이터;
상기 마스터 클럭과 상기 링 오실레이터의 출력 사이의 위상 차를 검출하는 위상 비교기;
상기 인버터들 각각의 지연량을 제어하는 지연량 제어기; 및
상기 위상 비교기의 출력의 저주파 성분들을 추출하고 상기 지연량 제어기의 입력 단자에 상기 저주파 성분들을 출력하는 로우패스 필터
를 포함한다.
(10) 신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
상기 버퍼 증폭기의 출력 레벨을 조정하는 레벨 조정기;
상기 PWM 회로의 상기 출력과 상기 레벨 조정기의 출력 사이의 차를 증폭하는 증폭기;
상기 증폭기의 출력을 적분하는 적분기; 및
D급 증폭기의 입력 단자에 입력되는 입력 신호로부터 상기 적분기의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 입력 단자에 인가하는 감산기
를 포함하는 D급 증폭기.
(11) (10)의 D급 증폭기는,
상기 PWM 회로에 입력된 상기 입력 신호의 샘플링 클럭의 한 주기씩, 절단 오차들을 지연시키고, 상기 지연된 절단 오차들을 출력하는 지연 회로; 및
상기 지연 회로의 출력을 상기 입력 신호에 가산하는 가산기
를 더 포함한다.
(12) 신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
상기 아날로그 로우패스 필터의 출력 레벨을 조정하는 레벨 조정기;
상기 PWM 회로의 상기 출력의 저주파 성분들을 추출하고, 상기 버퍼 증폭기 및 상기 부하에 의해 구성된 회로와 동일한 레벨 특성을 갖는 로우패스 필터 회로;
상기 로우패스 필터 회로의 출력과 상기 레벨 조정기의 출력과의 차를 증폭하는 증폭기;
상기 증폭기의 출력을 적분하는 적분기;
상기 적분기의 출력을 디지탈 신호로 변환하는 아날로그/디지탈 변환기;
상기 아날로그/디지탈 변환기의 출력의 위상을 조정하는 위상 보상기; 및
D급 증폭기의 입력 단자에 입력되는 입력 신호로부터 상기 위상 보상기의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 입력 단자에 인가하는 감산기
를 포함하는 D급 증폭기.
(13) 신호를 펄스 폭 변조 신호로 변환하는 제1 PWM 회로;
상기 제1 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
상기 제1 PWM 회로의 절단 오차들을, 상기 제1 PWM 회로의 마스터 클럭의 1 주기만큼 지연시켜, 상기 지연된 절단 오차들을 출력하는 지연 회로;
상기 제1 PWM 회로와 동일한 특성을 갖는 제2 PWM 회로;
상기 제2 PWM 회로의 출력을 필터링하는 디지탈 필터 - 상기 디지탈 필터는 상기 아날로그 로우패스 필터와 동일한 필터 특성을 가짐 -;
상기 디지탈 필터의 출력과 D급 증폭기의 입력 단자에 입력된 입력 신호 사이의 차를 연산하는 오차 연산기;
상기 입력 신호로부터 상기 오차 연산기의 출력을 감산하고, 상기 감산 결과를 상기 제2 PWM 회로의 입력 단자에 인가하는 감산기; 및
상기 감산기의 출력과 상기 지연 회로의 출력을 가산하여, 그 가산 결과를 상기 제1 PWM 회로에 인가하는 가산기
를 포함하는 D급 증폭기.
본 발명에 따르면, 임의의 아날로그/디지탈 변환기를 사용하지 않고 왜곡을 감소시킬 수 있다. 또한, 본 발명에 따르면, PWM 회로의 클럭 주파수를 증가시키지 않고도 종래보다 다이나믹 범위를 넓힐 수 있다.
제1 실시형태
이하, 첨부 도면을 참조하여, 본 발명의 실시형태에 대해 설명한다. 도 1은 본 발명의 제1 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도이다. 도 1에서, 참조부호 1은 입력 데이터(디지탈 음악 데이터, PCM 데이터 등)가 입력되는 입력 단자를 나타내고, 참조부호 2는 제1 입력 단자의 데이터로부터 제2 입력 단자의 데이터를 감산하는 연산기를 나타내고, 참조부호 3은 PWM 회로를 나타내고, 참조부호 4는 버퍼 증폭기를 나타내고, 참조부호 5는 L(코일)과 C(캐패시터)에 의한 아날로그 로우패스 필터를 나타내고, 참조부호 6은 부하(스피커)를 나타내고, 참조부호 7은 로우패스 필터(5)와 동일한 필터 특성을 갖는 디지탈 로우패스 필터를 나타내고, 참조부호 8은 입력 데이터와 로우패스 필터(7)의 출력 사이의 오차 △(z)를 연산하는 오차 연산기를 나타낸다.
이와 같은 구성에서, 디지탈 로우패스 필터(7)의 출력은, 부하(6)에 더해지는 아날로그 신호와 대략 동일한 파형의 디지탈 신호로 되고, 또한, 이 디지탈 신호에는 버퍼 증폭기(4) 및 아날로그 로우패스 필터(5)에 의한 왜곡이 포함되어 있지 않다. 따라서, 오차 연산기(8)의 출력 데이터 △(z)는, 출력 신호의 왜곡에 대응하는 데이터로 설정된다. 이 결과, 연산기(2)에서 입력 데이터로부터 데이터 △(z)를 감산하고, 그 감산 결과를 PWM 회로(3)에 더함으로써, 왜곡을 감소시킬 수 있다. 또한, 디지탈 로우패스 필터(7)는, 이 디지탈 로우패스 필터(7)에 포함되는 루프가 안정되도록 위상 보상을 더해도 무방하다.
제2 실시형태
상술한 회로의 동작 주파수는, PWM 회로(3)의 샘플링 주파수의 수십배 정도로 높게 할 필요가 있기 때문에, 디지탈 로우패스 필터(7)를 실현하기 위한 회로(DSP;디지탈 시그널 프로세서 등)에서 고속 연산이 필요해진다. 이에 따라, 디지탈 로우패스 필터(7)를 사용하지 않고 동등한 효과를 달성할 수 있는 본 발명의 제2 실시형태를 도 3에 도시한다. 본 실시형태가 도 1의 회로와 서로 다른 점은, 디지탈 로우패스 필터(7) 대신에 스텝 응답 회로(9)가 마련되어 있는 점이다.
본 실시형태의 견해는 다음과 같다. PWM 회로(3)의 출력은 입력 데이터의 주기와 온-시간(ON-time)만으로 표현할 수 있기 때문에, 아날로그 로우패스 필터(5)에 PWM 회로(3)의 출력을 더했을 때의 동작은, 아날로그 로우패스 필터(5)에 스텝 파형을 더했을 때의 응답과 동일하게 되고, 따라서 주지의 스텝 응답 계산에 의해 아날로그 로우패스 필터의 스텝 응답을 구할 수 있다. 도 2는 아날로그 로우패스 필터(5)의 스텝 응답을 나타내는 곡선이고, 식은 스텝 응답 g(t)의 계산식의 예이다. 도 2의 곡선은 이 식의 값 g(t)를 플롯함으로써 얻어진다. 따라서, PWM 회로(3)로부터 출력된 입력 데이터로부터 ON 시간을 판독하고, 아날로그 로우패스 필터(5)의 스텝 응답을 계산하여, 그 계산 결과와 입력 단자(1)의 입력 데이터와의 차를 오차 연산기(8)에 의해 계산함으로써 오차 △(z)를 구할 수 있다. 이 경우, 스텝 응답은 아날로그 로우패스 필터(5)의 특성식의 역라플라스 변환에 의해 계산될 수 있다. 혹은, 미리 측정 결과를 테이블에 기억시켜 두고, 데이터의 값들을 보간할 수도 있다. 테이블의 경우, 부하(6)에 의한 왜곡도 함께 기억할 수 있기 때문에, 부하의 특성 보정도 수행할 수 있게 된다. 또한, PWM 회로(3)에 서의 상승/하강 시의 반올림 오차를 보정하는 것도 가능하게 된다.
제3 실시형태
도 4는 본 발명의 제3 실시형태의 구성을 도시하는 블록도이다. 본 실시형태가 도 3에 도시하는 것과 서로 다른 점은, 도 3에서의 오차 연산기(8) 및 스텝 응답 회로(9) 대신에 PWM 오차 예측 회로(10)가 마련되어 있는 점이다.
PWM 오차 예측 회로(10)는, 입력 단자(1)의 입력 데이터의 진폭 변조에 의해 얻어지는 올바른 임펄스 응답과, PWM 회로(3)에 의해 얻어지는 것으로 예측되는 임펄스 응답 사이의 차에 의한 오차 △(z)를 구하여, 그 오차를 연산기(2)에 출력한다. 구체적으로 설명하면, 아날로그 로우패스 필터(5)가 LC 필터(도 13 참조)인 경우에, 아날로그 로우패스 필터(5) 및 부하(6)를 포함하는 회로의 임피던스는 다음과 같다:
Z(s)=R+sL+Zp(C, L)
R: 경로의 직렬 저항
Zp(C, L): 캐패시터와 부하를 포함하는 병렬 회로의 임피던스. 이 임피던스의 스텝 응답은 다음과 같다:
g(t)= L-1{E/Z(z)·(1/s)}
=(1-ke(αt) sin(βt))
로 된다.
입력 데이터의 상승으로부터의 시간을 t로 나타내는 경우에, 오차 △(z)는 이상적인 스텝 응답 K1·t와 g(t) 사이의 차이며, 다음과 같다.
△(z)=K1·t-g(t)
K1: 이상적인 적분기의 스텝 응답의 이득
K1의 값은 g(t)의 상승부에서의 이득과 매치하도록 결정된다. 도 16은 이상적인 스텝 응답의 직선, LPF(z)의 스텝 응답의 곡선 및 그들 사이의 차이 Δ(z)을 도시한다. 본 실시형태는 피이드백 루프가 없기 때문에, 발진을 일으키지 않는다는 이점을 갖는다.
제4 실시형태
다음으로, 본 발명의 제4 실시형태에 대해 도 5 내지 도 8을 참조하여 설명한다.
도 5는 제4 실시형태에 의한 D급 증폭기의 주요부의 구성을 도시하는 블록도이다. 도 5에서, 참조부호 1은 입력 데이터가 입력되는 입력 단자를 나타낸다. 지금, 입력 데이터의 비트 수를 15 비트로 설정한다. 12는 PWM 회로를 나타내고, 내부 회로의 비트 수를 10 비트로 설정한다. 이 경우, 입력 데이터 상위 10 비트가 PWM 회로(12)에 입력된다. 13은 마스터 클럭 Φa이 입력되는 단자를 나타내고, 이 마스터 클럭 Φa은 PWM 회로(12) 및 딜레이 탭 회로(14)에 입력된다. 딜레이 탭 회로(14)는 마스터 클럭 Φa을 각각 0/32 주기, l/32 주기, 2/32 주기,…, 31/32 주기 지연시킨 클럭 펄스 ΦbO, Φb1, Φb2,...,Φb31를 생성하는 회로이다. 이들의 클럭 펄스 Φb0~Φb31는 셀렉터(15)에 출력된다. 셀렉터(15)는, 입력 데이터의 하위 5 비트에 기초하여 클럭 펄스 Φb0∼Φb31 중 임의의 1개를 선택하고, 그것을 PWM 회로(12)에 출력한다.
도 6은 딜레이 탭 회로(14)의 구성예를 도시하는 블록도이다. 도 6에서, 17 은 위상 비교기를 나타내고, 18은 로우패스 필터를 나타내고, 19는 전압/전류 변환 회로를 나타내고, 20은 서로 직렬 접속된 32개의 인버터를 나타낸다. 이 인버터(20)는 지연량이 전압/전류 변환 회로(19)의 출력에 따라 변화하는 지연량 가변 인버터이고, 도 7에 인버터(20)의 구성을 도시한다. 도 7에서, 25는 전류 미러 회로를 나타내고, 26은 반전 전류 미러 회로를 나타내고, 27~34는 MOS FET을 나타낸다. MOS FET(28, 29, 32, 33)을 포함하는 반전 회로의 상부 및 하부측에 전류 제한용의 MOS FET(27, 31, 30, 34)를 마련하고, 전류 미러 회로(25, 26)에 의해 전류를 제한한다. 이 전류로 기생 용량(C)을 충전하는 시간을 제어함으로써 지연량을 바꿀 수 있다.
도 6에서, 32개의 인버터(20)는 그 최전부의 인버터(20)의 입력 단자를, 최후부의 인버터(20)의 출력 단자에 접속함으로써 링 오실레이터(22)를 구성하고 있다. 그리고, 최후부의 인버터(20)의 출력이 위상 비교기(17)의 한쪽의 입력 단자에 입력되어 있다. 또한, 위상 비교기(17), 로우패스 필터(18), 전압/전류 변환 회로(19) 및 링 오실레이터(22)를 포함하는 회로는 PLL(위상 고정 루프)을 구성하고 있다. 이 구성에 의해, 링 오실레이터(22)는, 위상 비교기(17)의 다른 쪽의 입력 단자에 입력되는 마스터 클럭 Φa과 동기하여 동일한 주파수로 발진한다. 이것에 의해, 인버터(20, 20…)의 각 출력으로서 마스터 클럭 Φa을 1/32 주기, 2/32 주기, …, 31/32 주기 지연시킴으로써 얻어진 클럭 펄스 Φb1~Φb31를 얻는다. 또한, 인버터(20)의 각 출력은 1개 걸러 반전하고 있기 때문에, 1개 건너뛴 출력에 인버터(21)를 삽입하여 위상을 맞추고 있다.
또한, 일정량씩 지연시킨 복수의 클럭 펄스를 만들기 위해서는, 단순히 지연 소자를 나열하여 작성할 수 있다. 그러나, 그와 같은 구성에서는, 마스터 클럭 Φa을 정확하게 32등분한 클럭 펄스를 생성하는 것은 곤란하고, 정확하게 32등분한 클럭을 생성하기 위해서는 상술한 구성이 유효하다.
그런데, 도 5로 되돌아가면, PWM 회로(12)는, 상술한 도 1(도 3, 도 4)의 PWM 회로(3)와 다음의 점에서 서로 다르다. 즉, 도 1의 PWM 회로(3)는, 도 8의 (a), (b)에 도시하는 바와 같이, 상승 및 하강 모두 마스터 클럭 Φa의 상승에 동기한 펄스를 생성하여 출력한다. 따라서, 도 1의 PWM 회로(3)의 분해능은 마스터 클럭 Φa의 주파수에 의해 결정된다. 이에 반하여, 도 5의 PWM 회로(12)는, 셀렉터(15)로부터 출력되고 있는 클럭 펄스(Φb)를 Φbx로 설정하는 경우에는, 도 5의 PWM 회로(12)는 마스터 클럭 Φa에 동기하여 상승하지만, 도 1의 PWM 회로(3)의 하강과 동일한 타이밍 후에서의, 클럭 펄스(Φbx)의 최초의 상승 시점에서 하강하는 펄스를 생성한다. 즉, 이 PWM 회로(12)에서는, 출력 펄스의 하강 타이밍이 입력 단자(1)의 입력 데이터의 하위 5 비트에 대응하는 시간만큼 지연된다. 따라서, 분해능 및 다이내믹 범위를 증대시킬 수 있다. 예를 들면, 마스터 클럭 Φa이 300 MHz인 경우, 도 1의 구성에서는 다이내믹 범위가 50dB 정도라 하더라도, 도 5의 구성에 의하면, 다이내믹 범위를 90dB까지 올릴 수 있다.
제5 실시형태
다음으로, 본 발명의 제5 실시형태에 대해 도 9 내지 도 11을 참조하여 설명한다.
도 9는 본 발명의 제5 실시형태에 의한 D급 증폭기의 구성을 도시하는 블록도이다. 이 실시형태가 도 1에 도시하는 실시형태와 서로 다른 점은, PWM 회로(3)에서 발생하는 절단 오차 △d를 PWM 회로(3)에 입력되는 입력 신호의 샘플링 클럭의 1 주기만큼 지연시켜 그 지연된 절단 오차를 연산기(2)로 복귀시키는 1차 지연 회로(40)(노이즈 쉐이퍼)를 제공한다는 점이다. 연산기(2)는 입력 단자(1)의 입력 데이터로부터 오차 연산기(8)의 출력을 감산하고, 그 결과에 1차 지연 회로(40)의 출력을 가산하여 출력한다.
여기서, 절단 오차란, 입력 데이터의 비트 수와 PWM 회로(3)의 비트 수의 차이에 기초하는 오차이다. 예를 들면, 입력 데이터가 0.505이고, PWM 회로(3)가 그 입력 데이터에 대하여 0.50의 펄스 폭의 신호만 출력할 수 있는 경우, 절단 오차 △d=0.005로 된다. 따라서, 이 절단 오차 △d가 1 클럭 지연되어 입력측으로 복귀된다.
1차 지연 회로(40)는 1차 IR 필터를 구성하고, 그 전달 함수는 다음과 같다.
l/(1-Z-1s)
그리고, PWM 회로(3)에 입력되는 입력 신호(디지탈 음악 데이터)의 샘플링 주파수를 300kHz로 하는 경우에는, 1차 지연 회로가 6dB/oct씩 노이즈를 억제하는 효과를 제공하기 때문에, 20kHz의 오디오 신호를 출력하는 경우에는 다이내믹 범위를 약 24dB 만큼 올릴 수 있다. 또한, 1차 지연 회로(40) 대신에 2차 지연 회로를 이용하면, 다이내믹 범위를 약 50dB 올리는 것이 가능하게 된다. 도 10은 2차 지연 회 로를 이용한 구성을 도시하고, 2차 지연 회로의 전달 함수는 다음과 같다.
1/(1-AZ-1s-BZ-2s)
도 10에서, 41과 42는 PWM 회로(3)에 입력되는 입력 신호의 샘플링 클럭을 지연시키는 지연 회로를 나타내고, 43과 44는 상수 A, B를 각각 승산하는 승산기를 나타낸다.
그런데, 도 9와 도 10에 도시하는 회로는, 피드백 루프가 2중으로 되어, 안정된 루프를 설계하는 것이 어렵다는 문제가 있다. 도 11은 이 문제를 해결할 수 있는 회로를 도시한다. 도 11에 도시하는 회로에서는, PWM 회로(3)와 동일한 구성의 PWM 회로(3a)가 연산기(2)의 출력에 접속되고, 디지탈 로우패스 필터(7) 및 오차 연산기(8)를 포함하는 피드백 루프가 PWM 회로(3a)의 출력에 접속되어 있다. 이것에 의해, 디지탈 로우패스 필터(7)의 피드백 루프와, 절단 오차 △d의 피드백 루프가 상이한 루프로 된다. 그리고, 연산기(2)의 출력이 새로 제공된 연산기(2a)에 입력되고, 연산기(2a)에서 지연 회로(40)의 출력이 가산된다. 이 가산 결과가 PWM 회로(3)에 입력된다.
제6 실시형태
다음으로, 본 발명의 제6 실시형태에 대해 설명한다. 도 12는 본 발명의 제6 실시형태의 구성을 도시하는 블록도이고, 도 12에서, 도 1의 각 부에 대응하는 부분은 동일한 참조부호를 붙이고, 그 설명을 생략한다. 도 12에서, 51은 프리 버퍼를 나타내고, 52는 감쇠기를 나타낸다. 감쇠기(52)는, 버퍼 증폭기(4)의 출력 레벨을 프리 버퍼(51)의 출력 레벨까지 감쇠시킨다. 53은 프리 버퍼(51)의 출력과 감쇠기(52)의 출력 사이의 차를 증폭하는 차동 증폭기를 나타내고, 54는 적분기를 나타낸다. 적분기(54)는 차동 증폭기(53)의 출력을 적분하는 것으로, 리세트 신호 Re에 의해 리세트된다. 55는 적분기(54)의 출력이 일정값 이하인 경우에 데이터 "0"을 연산기(2)로 출력하고, 일정값 이상인 경우에 데이터 "1"을 연산기(2)로 출력하는 컴퍼레이터를 나타낸다. 데이터 "1"이 리세트 신호 Re로서 적분기(54)로 출력된다.
본 실시형태의 동작은 다음과 같다. 즉, 버퍼 증폭기(4)의 후단의 로우패스 필터(5)의 시상수(time constant)는 크고, 또한 많은 경우에 로우패스 필터(5)의 출력에 의해 부하가 직접 구동되기 때문에, 버퍼 증폭기(4)에 필요하게 되는 용량은 크다. 그 때문에, 링잉이나 전압 변동에 기인하여 올바른 직사각 파형을 얻을 수 없고, 왜곡이 발생한다. 이에 따라, 본 실시형태에서는, 메인 버퍼(4)와, 메인 버퍼(4)를 구동하는 프리 버퍼(51)에 대한 전원을 나누고, 그들의 전압을 조정하여 서로 동일하게 되도록 한다. 그 후에, 차동 증폭기(53)에 의해 버퍼 증폭기(4)의 입력과 출력 사이의 신호 차(왜곡 성분)을 결정하고, 결정된 신호 차를 적분하고, 적분값이 미리 설정된 일정값을 초과했을 때, PWM 회로(3)의 입력측에 적분값을 가산한다. 이 때, 동시에 적분기(54)를 리세트한다. 또한, 루프가 안정되도록 DC 부근의 이득을 위해 저항과 LPF를 이용할 수 있다. 이 경우에 적분기(54)를 리세트할 필요는 없다. 또한, 적분기(54)에는, 이 루프가 안정되도록 위상 보상을 행할 수 있고, 또는 아날로그 처리가 아닌 디지탈 처리를 수행할 수도 있다.
제7 실시형태
다음으로, 본 발명의 제7 실시형태에 대해 설명한다. 도 13은 본 발명의 제7 실시형태의 구성을 도시하는 블록도이다. 도 13에서, 도 12에 도시된 각 부에 대응하는 부분에는 동일한 참조부호를 붙이고, 그 설명을 생략한다. 본 실시형태는, 코일(5a) 및 캐패시터(5b)를 포함하는 로우패스 필터(5)에서 왜곡이 발생하는 것을 고려하여, 버퍼 증폭기(4) 및 로우패스 필터(5)에 의한 왜곡을 함께 제거하는 것을 목적으로 한 회로이다. 도 13에서, 61은 2차 아날로그 필터를 나타내고, 로우패스 필터(5) 및 부하(6)를 포함하는 회로(60)와 동일한 전달 특성을 가지고 있다. 즉, 2차 아날로그 필터(61)의 출력은, 버퍼 증폭기(4) 및 로우패스 필터(5)에 의한 왜곡을 포함하지 않는 음악 파형으로 되고, 차동 증폭기(53)의 제1 입력 단자에 입력된다. 한편, 부하(6)의 입력 단자의 신호가 감쇠기(52)에 의해 레벨 조정되어, 차동 증폭기(53)의 제2 입력 단자에 입력된다.
차동 증폭기(53)는 양 신호의 차를 증폭하여 버퍼 증폭기(4) 및 로우패스 필터(5)에 의한 왜곡 성분을 추출하여, 그 왜곡 성분을 적분기(54)로 출력한다. 적분기(54)는 차동 증폭기(53)의 출력을 적분하여, 그것을 아날로그/디지탈 변환기(64)로 출력한다. 아날로그/디지탈 변환기(64)는, 적분기(54)의 출력을 디지탈 데이터로 변환하고, 그 디지탈 데이터를 발진 방지용의 위상 보상 회로(65)를 통하여 연산기(2)로 출력한다. 연산기(2)는, 입력 단자(1)의 입력 데이터로부터 위상 보상 회로(65)의 출력을 감산하고, 감산 결과를 PWM 회로(3)로 출력한다.
또한, 아날로그/디지탈 변환기(64) 대신에, 도 12의 경우와 같이, 컴퍼레이 터를 1 비트의 아날로그/디지탈 변환기로서 이용할 수도 있다. 적분기(54)는 데이터를 아날로그로 행하지 않고, 디지탈부의 위상 보상 회로(65)로 처리할 수도 있다.
도 14는 상술한 각 실시형태를 조합하여 구성한 본 발명의 제8 실시형태의 구성을 도시하는 블록도이고, 본 실시형태는, 도 5, 도 11, 도 12의 각 실시형태를 조합한 것이다. 도 14에서는, 도 5에서의 셀렉터(15) 및 PWM 회로(12) 내의 하강 조정의 회로부를 미세 조절 회로(15a)로서 도시하고 있다.
상기 조합 이외에도 그외의 다양한 조합들이 가능한 것은 물론이다.
상술한 제8 실시형태의 효과가 도 15에 도시되어 있다. 통상의 클럭을 이용한 PWM의 분해능은, 3ns(333MHz) 정도의 마스터 클럭을 이용하고, 샘플링 주파수를 320kHz로 하면, 약 1024(210) 스텝들 정도이고, 다이내믹 범위는 60dB 정도이다. 딜레이 탭 회로(14)를 이용하여 분해능을 향상시키면, 회로의 지터(jitter)를 고려하여 90ps 정도에서 분해능은 이전의 마스터 클럭의 32(25)배 정도로 향상하므로, 다이내믹 범위가 30dB 향상한다. 아날로그 로우패스 필터(5)가 2차이면, PWM 회로(3)의 하위 비트의 △Σ 노이즈 쉐이퍼를 2차로 가정하면(도 10 참조), 20kHz의 오디오 신호를 출력하는 경우에는 24dB{20*Log(20k/320k)} 노이즈가 감소된다. 1kHz의 오디오 신호를 출력하는 경우에는 노이즈가 50dB 감소된다. 이 결과, 전체적인 다이내믹 범위는 20kHz의 오디오 신호를 출력하는 경우에는 114dB이 되고, 1kHz의 오디오 신호를 출력하는 경우에는 140dB로 된다. 또한, 노이즈 쉐이핑에 의한 광역의 노이즈와 PWM 샘플링에 의한 반환(turnup) 노이즈는 아날로그 로우패스 필터(5)에 의해 감소되고, PWM 변환의 잔류 노이즈는 디지탈 로우패스 필터(7)에 의해 감소된다.
본 발명에 따르면, 임의의 아날로그/디지탈 변환기를 사용하지 않고 왜곡을 감소시킬 수 있다. 또한, 본 발명에 따르면, PWM 회로의 클럭 주파수를 증가시키지 않고도 종래보다 다이나믹 범위를 넓힐 수 있다.

Claims (1)

  1. D급 증폭기에 있어서,
    신호를 펄스 폭 변조 신호로 변환하는 PWM 회로;
    상기 PWM 회로의 출력을 증폭하는 버퍼 증폭기;
    상기 버퍼 증폭기의 출력의 저주파 성분들을 통과시켜 상기 저주파 성분들을 부하에 공급하는 아날로그 로우패스 필터;
    상기 PWM 회로의 상기 출력 신호로부터 펄스 폭을 판독하고, 상기 펄스 폭을 갖는 펄스 파형이 상기 아날로그 로우패스 필터에 인가될 때의 스텝 응답을 연산하는 스텝 응답 연산기;
    상기 스텝 응답 연산기의 출력과 D급 증폭기의 입력 단자의 입력 신호 사이의 차를 연산하는 오차 연산기; 및
    상기 입력 신호로부터 상기 오차 연산기의 출력을 감산하고, 상기 감산 결과를 상기 PWM 회로의 입력 단자에 인가하는 감산기
    를 포함하는 D급 증폭기.
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