CN101459411B

CN101459411B - D类放大器

Info

Publication number: CN101459411B
Application number: CN2008101884095A
Authority: CN
Inventors: 森岛守人
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-04-30
Filing date: 2005-04-29
Publication date: 2013-01-02
Anticipated expiration: 2025-04-29
Also published as: JP4561459B2; US20070247223A1; JP2005341550A; US7317349B2; KR20060047660A; KR100750004B1; CN100517956C; US20050253649A1; KR100822536B1; KR100822537B1; CN1694350A; CN101459411A; KR20070064576A; US7411448B2; KR20070067672A

Abstract

本发明提供一种D类放大器，在该D类放大器中，PWM电路将计算器的输出数据转换为脉宽调制信号，并经由缓冲放大器和低通滤波器将其输出到负载(扬声器)。数字低通滤波器具有与低通滤波器相同的滤波器特性。误差计算器计算该输入数据和该滤波器的输出之间的误差Δ(z)，并将其输出到计算器。该滤波器的输出变为具有与施加于该负载的模拟信号基本相同的数字化的波形的数字信号，而且在该数字信号中不包含失真。因此误差计算器的输出数据Δ(z)成为相应于输出信号的失真的数据。在计算器中，数据Δ(z)被从该输入数据中减去，该减法的结果被施加于PWM电路以减少失真。

Description

D类放大器

本申请是申请日为2005年4月29日、申请号为200510068723.6、题为“D类放大器”的中国发明申请的分案申请。

发明领域

本发明涉及一种在诸如音频等领域中使用的D类放大器，更特别地涉及一种经改进以减少失真并提高动态范围的D类放大器。

设计基于PWM调制的相关的D类放大器，以便用ADC(模/数转换器)将从PWM(脉宽调制)电路输出并且然后被低通滤波器变为模拟信号的信号转换为数字数据，并将其反馈给PWM电路的前级，以减少失真(参见专利文献1)。

但是，按照上述结构，有这样的问题，因为需要ADC，元件的数目增加，价格也提高了。

此外，用于使PCM信号受到PWM转换的相关的D类放大器存在这样的问题，动态范围是由PWM电路的时钟频率决定的，甚至当时钟频率等于300MHz的时候也仅达到60dB的动态范围。

专利文献2至5也是说明传统D类放大器的文献。

文献1：JP-A-59-183510

文献2：JP-T-2002-536903

文献3：JP-A-06-152269

文献4：JP-A-2003-110376

文献5：JP-T-2000-500625

发明概述

考虑到前述情况本发明已被实现，本发明有一个目标，提供能够不使用ADC通过数字处理减少失真的D类放大器。此外，本发明的另一个目标是提供一种能够在不增加PWM电路的时钟频率的情况下比传统的扩大动态范围更多的D类放大器。

为了解决上述目标，该发明特征在于具有以下装置。

(1)一种D类放大器：

将信号转换为脉宽调制信号的PWM电路；

放大PWM电路的输出的缓冲放大器；

允许缓冲放大器的输出的低频率分量通过并将该低频率分量提供给负载的模拟低通滤波器；

对PWM电路的输出进行滤波的数字滤波器，该数字滤波器具有与该模拟低通滤波器相同的滤波器特性；

计算数字滤波器的输出和D类放大器的输入端的输入信号之间的差值的误差计算器；以及

将误差计算器的输出从该输入信号中减去，并将该减法的结果施加于PWM电路的输入端的减法器。

(2)根据(1)的D类放大器，还包括：

将截断误差延迟一个输入到PWM电路的信号的采样时钟周期，并输出延迟的截断误差的延迟电路；以及

将延迟电路的输出加到该D类放大器的输入端的输入信号的加法器。

(3)根据(1)的D类放大器，还包括：

将截断误差延迟一个输入到PWM电路的信号的采样时钟周期，并输出延迟的截断误差的第一延迟电路；

将第一延迟电路的输出延迟一个采样时钟周期，并输出延迟的输出的第二延迟电路；

调节第一延迟电路的输出的电平的第一电平转换器；

调节第二延迟电路的输出的电平的第二电平转换器；以及

将第一和第二电平转换器的输出加到该输入信号的加法器。

(4)一种D类放大器：

将信号转换为脉宽调制信号的PWM电路；

放大PWM电路的输出的缓冲放大器；

阶跃响应计算器，从PWM电路的输出信号读出脉冲宽度，并在将具有该脉冲宽度的脉冲波形应用于模拟低通滤波器的时候计算阶跃响应；

计算阶跃响应计算器的输出和D类放大器的输入端的输入信号之间的差值的误差计算器；以及

(5)根据权利要求(4)的D类放大器，还包括：

将延迟电路的输出加到该输入信号的加法器。

(6)一种D类放大器，包括：

将信号转换为脉宽调制信号的PWM电路；

放大PWM电路的输出的缓冲放大器；

允许缓冲放大器的输出的低频率分量通过，并将该低频率分量提供给负载的模拟低通滤波器；

误差预测电路，计算在通过使该D类放大器的输入端的输入信号受到振幅调制而获得的规则的冲击响应和通过使该输入信号受到通过PWM电路的脉宽调制所得到的冲击响应之间的差值；以及

将误差预测电路的输出从该D类放大器的输入端的输入信号中减去，并将该减法的结果施加于PWM电路的输入端的减法器。

(7)一种D类放大器，包括：

输出分别通过延迟主时钟的上升或下降m/n个周期而获得的输出信号的延迟电路，其中n是2或大于2的整数，m是小于n的整数；

选择电路，基于输入到该D类放大器的输入端的输入信号的第一比特组，选择延迟电路的一个输出信号；以及

PMW电路，基于主时钟将该输入信号的第二比特组转换为脉宽调制信号，并生成在由输入信号的第二比特组所指示的时刻上升或下降，并且在从由第二比特组所指示的下降或上升时刻延迟了该选择电路的输出所指示的时间的时刻下降或上升的脉冲信号。

(8)根据(7)的D类放大器，还包括：

将该延迟电路的输出加到该输入信号的加法器。

(9)根据(7)的D类放大器，其中延迟电路包括：

包括环形排列的多个延迟量可变的反相器的环形振荡器；

检测主时钟和该环形振荡器的输出之间的相位差的相位比较器；

控制每一个反相器的延迟量的延迟量控制器；以及

提取相位比较器的输出的低频分量，并将该低频分量输出到延迟量控制器的输入端的低通滤波器。

(10)一种D类放大器，包括：

将信号转换为脉宽调制信号的PWM电路；

放大PWM电路的输出的缓冲放大器；

调节缓冲放大器的输出电平的电平调节器；

放大PWM电路的输出和电平调节器的输出之间的差值的放大器；

对该放大器的输出进行积分的积分器；以及

减法器，将积分器的输出从输入到该D类放大器的输入端的输入信号减去，并将该减法的结果施加于PWM电路的输入端。

(11)根据(10)的D类放大器，还包括：

将该延迟电路的输出加到该D类放大器的输入端的输入信号的加法器。

(12)一种D类放大器，包括：

将信号转换为脉宽调制信号的PWM电路；

放大PWM电路的输出的缓冲放大器；

调节模拟低通滤波器的输出电平的电平调节器；

低通滤波器电路，提取PWM电路的输出的低频分量，并且具有与缓冲放大器和负载所构成的电路相同的电平特性；

放大低通滤波器电路的输出和电平调节器的输出之间的差值的放大器；

积分器，对放大器的输出进行积分；

模/数转换器，将积分器的输出转换为数字信号；

相位补偿器，调节模/数转换器的输出的相位；以及

减法器，将相位补偿器的输出从输入到该D类放大器的输入端的输入信号中减去，并将该减法的结果施加于PWM电路的输入端。

(13)一种D类放大器，包括：

第一PWM电路，将信号转换为脉宽调制信号；

缓冲放大器，放大第一PWM电路的输出；

模拟低通滤波器，允许缓冲放大器的输出的低频率分量通过并将该低频率分量提供给负载；

延迟电路，将截断误差延迟第一PWM电路的一个主时钟周期，并输出延迟的截断误差；

第二PWM电路，具有与第一PWM电路相同的特性；

数字滤波器，对第二PWM电路的输出进行滤波，该数字滤波器具有与该模拟低通滤波器相同的滤波器特性；

误差计算器，计算该数字滤波器的输出和输入到该D类放大器的输入端的输入信号之间的差值；

减法器，将误差计算器的输出从该D类放大器的输入端的输入信号中减去，并将该减法的结果施加于第二PWM电路的输入端；以及

加法器，将减法器的输出和延迟电路的输出相加，并将该加法的结果施加于第一PWM电路。

根据该发明，不需使用任何模/数转换器就能够减少失真。此外，根据该发明，不需增加PWM电路的时钟频率就能够将动态范围扩大到大于传统的动态范围。

附图说明

图1是示出根据本发明的第一实施例的D类放大器的结构的框图。

图2是示出图1中的模拟低通滤波器5的跃阶响应的图和方程式。

图3是示出根据本发明的第二实施例的D类放大器的结构的框图。

图4是示出根据本发明的第三实施例的D类放大器的结构的框图。

图5是示出根据本发明的第四实施例的D类放大器的结构的框图。

图6是示出图5的延迟抽头电路的结构的框图。

图7是示出图6的反相器20的结构的电路图。

图8是示出图5中所示的D类放大器的工作的时序图。

图9是示出根据本发明的第五实施例的D类放大器的结构的框图。

图10是示出第五实施例的变型的框图。

图11是示出第五实施例的变型的框图。

图12是示出根据本发明的第六实施例的D类放大器的结构的框图。

图13是示出根据本发明的第七实施例的D类放大器的结构的框图。

图14是示出根据本发明的第八实施例的D类放大器的结构的框图。

图15是示出第八实施例的效果的图。

图16是示出理想阶跃响应的直线、LPF(z)的曲线以及它们之间的差值Δ(z)，解释第四实施例的图和方程式。

优选实施例的说明

第一实施例

在下面将参考附图来说明本发明的实施例。图1是示出根据本发明的第一实施例的D类放大器的结构的框图。在图1中，参考数字1表示输入输入数据(数字音乐数据、PCM数据等等)的输入端，2表示用于将第二输入端的数据从第一输入端的数据中减去的计算器，3表示PWM电路，4表示缓冲放大器，5表示基于L(线圈)和C(电容器)的模拟低通滤波器，6表示负载(扬声器)，7表示具有与低通滤波器5相同的滤波器特性的数字低通滤波器，8表示用于计算输入数据和低通滤波器7的输出之间的误差Δ(z)的误差计算器。

在上述结构中，数字低通滤波器7的输出结果是数字信号，在该数字信号中，数字化了与施加于负载6的模拟信号的近似相同的波形，并且该数字信号不包含任何由缓冲放大器4和模拟低通滤波器5引起的失真。于是，误差计算器8的输出数据Δ(z)被设置为相应于输出信号的失真的数据。因此通过在计算器2中将数据Δ(z)从输入数据中减去，并将该减法的结果施加于PWM电路3，可以减少失真。而且，数字低通滤波器7可以应用相位补偿，以便使包含数字低通滤波器7的环路稳定。

第二实施例

有必要将上述电路的工作频率提高到PWM电路3的采样频率的大约几十倍高，因此在电路(DSP；数字信号处理器，等等)中需要高速计算来实现数字低通滤波器7。所以，图3示出了不使用数字低通滤波器7就能够达到相同的效果的根据本发明的第二实施例。这个实施例与图1中的电路的不同之处在于提供跃阶响应电路9，而不是数字低通滤波器7。

这个实施例的原理如下。由于PWM电路3的输出能够仅由输入数据的周期和启动时间(ON-time)来表示，所以当PWM电路3的输出施加于模拟低通滤波器5的时候的操作与跃阶波形施加于模拟低通滤波器5的时候的响应相同，因此该模拟低通滤波器的跃阶响应能够通过公知的跃阶响应计算来计算。图2示出了表示模拟低通滤波器5的跃阶响应的曲线，而这个方程式则是跃阶响应g(t)的计算方程式的一个实例。图2中的曲线是通过绘制这个方程式的值g(t)而取得的。因此，从自PWM电路3输出的数据读出启动时间，计算模拟低通滤波器5的跃阶响应，并通过误差计算器8来计算该计算结果和输入端1的输入数据之间的差值，由此计算误差Δ(z)。在该情况下，跃阶响应可以通过模拟低通滤波器5的特性方程式的拉普拉斯逆变换来计算。作为替换，可以预先进行实测，在表中存储该测量结果，并内插中间数据值。在使用表的情况下，基于负载6的失真也可以一起存储，因此也可以实现负载的特性曲线校正。此外，对在PWM电路3中的在上升/下降时间的舍入误差进行校正是有可能的。

第三实施例

图4是示出根据本发明第三实施例的结构的框图。这个实施例与图3中所示的不同之处在于，提供PWM误差预测电路10来代替图3的误差计算器8和跃阶响应电路9。

基于通过对输入端1的输入数据进行振幅调制而取得的校正冲击响应和预测PWM电路3的冲击响应之间的差值，PWM误差预测电路10计算误差Δ(z)，并输出该误差到运算器2。特别说明一下，当模拟低通滤波器5是LC滤波器(参见图13)的时候，包括模拟低通滤波器5和负载6的电路的阻抗如下：

Z(s)＝R+sL+Zp(C，L)

R：该通路的串联电阻

Zp(C，L)：包括电容器和负载的并联电路的阻抗

这个阻抗的阶跃响应如下：

g(t)＝L^-1{E/Z(z)·(1/s)}

＝(1-ke^(αt)sin(βt))

当从输入数据的上升开始的时间是用t表示的时候，误差Δ(z)是理想阶跃响应K₁·t和阶跃响应g(t)之间的差值，或者如下：

Δ(z)＝K₁·t-g(t)

K₁：理想积分器的阶跃响应的增益

确定K₁的值，以便在g(t)的上升部分与该增益相配。图16示出了理想阶跃响应的直线，LPF(z)的阶跃响应的曲线，以及它们之间的差值Δ(z)。这个实施例具有这样的优点，没有反馈环路，因此不存在振荡。

第四实施例

接下来，将参考图5至8来说明本发明的第四实施例。

图5是示出根据第四实施例的D类放大器的主要部件的结构的框图。在图5中，参考数字1表示输入输入数据的输入端。现在，假定输入数据的比特数目被设置为15比特。12表示PWM电路，并且该内部电路的比特数目被设置为10比特。在该情况下，输入数据的高位10比特被输入到PWM电路12。13表示输入主时钟Φa的端子，该主时钟Φa被输入到PWM电路12和延迟抽头电路14。延迟抽头电路14是用于通过使主时钟Φa延迟0/32个周期、1/32个周期、2/32个周期、……、31/32个周期来分别生成时钟脉冲Φb0、Φb1、Φb2、……、Φb31的电路。这些脉冲Φb0至Φb31被输出到选择器15。选择器15基于输入数据的低位的5比特，选择时钟脉冲Φb0至Φb31中的任何一个，并将它输出到PWM电路12。

图6是示出延迟抽头电路14的结构的框图。在图6中，17表示相位比较器，18表示低通滤波器，19表示电压/电流转换电路，而20表示32个相互串联连接的反相器。反相器20是延迟量根据电压/电流转换电路19的输出而改变的延迟量可变的反相器，而图7则示出了反相器20的结构。在图7中，25表示电流反射镜电路，26表示反向电流反射镜电路，而27至34表示MOS FET。限流MOS FET 27、31、30、34提供在包括MOS FET 28、29、32、33的反向电路的上及下侧，电流由电流反射镜电路25、26限制。寄生电容C的充电由这个电流控制，由此能够改变延迟量。

在图6中，通过将最前部的反相器20的输入端连在最后面的反相器20的输出端上，32个反相器20构成了一个环形振荡器22。该最后面的反相器20的输出被输入到相位比较器17的一个输入端。包括相位比较器17、低通滤波器18、电压/电流转换电路19以及环形振荡器22的电路构成了PLL(锁相环)。在这种结构中，环形振荡器22与输入到相位比较器17的另一个输入端的主时钟Φa同步地以相同的频率振荡。因此，通过分别使主时钟Φa延迟1/32个周期、2/32个周期、……、31/32个周期而取得的时钟脉冲Φb1至Φb31被作为反相器20的各个的输出。反相器20的输出被每隔一个输出被倒相，因此反相器21每隔一个输出被插入以匹配该相位。

为了多生多个延迟各个固定量的时钟脉冲，它们可以仅仅通过排列延迟元件来产生。但是，这种结构难以生成通过精确地将主时钟Φa分成32个相等的部分而取得的时钟脉冲，而上述结构有效地生成了相应于精确相等地划分的主时钟Φa的32个部分的时钟。

返回到图5，PWM电路12与上述图1(图3、图4)的PWM电路3的不同在于下面的特点。就是，图1的PWM电路3生成并输出上升和下降与图8A和图8B中所示主时钟Φa的上升同步的脉冲。因此，图1的PWM电路3的分辨能力是由主时钟Φa的频率确定的。另一方面，当从选择器15输出的时钟脉冲Φb被设置为Φbx的时候，图5的PWM电路12生成这样的脉冲：与主时钟Φa同步地上升，但是在与图1的PWM电路3的下降的相同时间之后的时钟脉冲Φbx的第一个上升点下降。也就是，在PWM电路12中，输出脉冲的下降时刻被延迟了相应于输入端1的输入数据的低位5比特的时间。因此，分辨率和动态范围能够得到提高。例如在主时钟Φa是300MHz的情况中，即使在图1的结构中动态范围等于大概50dB，在图5的结构中动态范围也能被提高到90dB。

第五实施例

接下来，将参考图9至11来说明根据本发明的第五实施例。

图9是示出根据本发明第五实施例的D类放大器的结构的框图。这个实施例与图1中所示的实施例的不同之处在于，提供一个一阶延迟电路40(噪声整形器)，用于将在PWM电路中发生的截断误差延迟一个输入到PWM电路3的输入信号的采样时钟周期，以及将所延迟的截断误差返回计算器2。计算器2将误差计算器8的输出从输入端1的输入数据中减去，将该减法的结果与一阶延迟电路40的输出相加，然后输出它。

在这里，截断误差是基于输入数据的比特数目和PWM电路3的比特数目之间的差值的误差。例如，当输入数据是0.505，而PWM电路3只能输出具有输入数据的0.50的脉冲宽度的信号的时候，截断误差Δd＝0.005。因此，将截断误差Δd延迟一个时钟，并将其返回输入侧。

上述一次延迟电路40构成了一阶1R滤波器，它的传递函数如下。

1/(1-Z_S ^-1)

当输入PWM电路3的输入信号(数字音乐数据)的采样频率设置为320kHz的时候，由于一阶延迟电路以6dB/oct提供抑制噪声的效果，在输出音频信号是20kHz的时候动态范围能够提高大概24dB。此外，如果使用二阶延迟电路，而不是一阶延迟电路40，那么动态范围能够提高大概48dB。图10示出了当使用二阶延迟电路的时候的结构，该二阶延迟电路的传递函数如下：

1/(1-AZ_S ^-1-BZ_S ^-2)

在图10中，41和42表示用于延迟输入到PWM电路3的输入信号的采样时钟的延迟电路，而43和44分别表示用于乘以常数A、B的乘法器。

图9和10中所述的电路有这样的问题，反馈环路是重叠的，难以设计稳定的环路。图11示出了一个能够解决这个问题的电路。在图11中所示的电路中，具有与PWM电路3相同的结构的PWM电路3a连在计算器2的输出上，而包括数字低通滤波器7和误差计算器8的反馈环路连在PWM电路3a的输出上。因此，具有数字低通滤波器7的反馈环路和具有截断误差Δd的反馈环路是不同的环路。计算器2的输出被输入到新提供的计算器2a，并与计算器2a中的延迟电路40的输出相加。这个加法的结果被输入到PWM电路3。

第六实施例

接下来，将说明本发明的第六实施例。图12是示出根据本发明的第六实施例的结构的框图，在图12中，相应于图1的这些部件的部件是用相同的参考数字表示的，它们的说明被省略了。在图12中，51表示前缓冲器，52表示衰减器。衰减器52对缓冲放大器4的输出电平进行衰减，直到前缓冲器51的输出电平为止。53表示用于放大前缓冲器51的输出和衰减器52的输出之间的差值的差分放大器，而54表示积分器。积分器54对差分放大器53的输出进行积分，它是通过复位信号Re来复位的。55表示一个比较器，在积分器54的输出不大于一个固定值的时候向计算器2输出数据“0”，在积分器54的输出不小于该固定值的时候向计算器2输出数据“1”。输出数据“1”被作为积分器54的复位信号输出。

这个实施例的工作如下。就是说，在缓冲放大器4的后级的低通滤波器的时间常数很大，在许多情形下，负载是由低通滤波器5的输出直接驱动的，所以缓冲放大器4所需的电容很大。因此，由于振铃或电压变化而不能取得正确的矩形波形，发生了失真。因此，在这个实施例中，用于主缓冲器4和驱动主缓冲器4的前缓冲器51的电源是分开的，调节它们的电压以求彼此相等。其后，用差分放大器53确定缓冲放大器4的输入和输出之间的信号差值(失真分量)，对如此确定的信号差值进行积分，并在该积分值超过一个预置的固定值的时候将该积分值加到PWM电路3的输入侧。在这个时候，同时复位积分器54。可使用电阻器和LPF以在DC附近的增益，以便稳定该环路。在该情况下，不必复位积分器54。此外，积分器54可以受到相位补偿，以稳定该环路，或可以执行模拟处理而不是数字处理。

第七实施例

接下来，将说明根据本发明的第七实施例。图13是示出根据本发明的第七实施例的结构的框图。在图13中，相应于图12中所示的部件的部件是用相同的参考数字来表示的，它们的说明被省略了。考虑到失真存在于包括线圈5a和电容器5b的低通滤波器5中，这个实施例是旨在消除基于缓冲放大器4的失真和基于低通滤波器5的失真的电路。在图13中，61表示二阶模拟滤波器，具有与包括低通滤波器5和负载6的电路60相同的传递特性。也就是，二阶模拟滤波器61的输出变成不包括基于缓冲放大器4和低通滤波器5的失真的音乐波形，成为差分放大器53的第一输入端的输入。另一方面，在负载6的输入端的信号受到衰减器52的电平调节，并被输入到差分放大器53的第二输入端。

差分放大器53对这两个信号之间的差值进行放大，以提取基于缓冲放大器4和低通滤波器5的失真分量，并向积分器54输出该失真分量。积分器54对差分放大器53的输出进行积分，并将其输出到模/数转换器64。模/数转换器64将积分器54的输出转换为数字数据，并通过用于防止振荡的相位补偿电路65将该数字数据输出到计算器2。计算器2将相位补偿电路65的输出从输入端1的输入数据中减去，并将该减法的结果输出到PWM电路3。

比较器可以用作1比特的模/数转换器来代替图12的情况中的模/数转换器64。积分器54可以不按照模拟部分来处理数据，而是按照具有数字部分的相位补偿电路65来处理数据。

图14是示出本发明的第八实施例的结构的框图，该实施例是通过组合上述各个实施例而构成的，组合了图5、图11和图12的实施例。在图14中，用于图5的选择器15和PWM电路12中的降落的调节的电路部分，被示作细调电路15a。

不必说，也可以使用除上述组合以外的其它各种组合。

上述第八实施例的效果在图15中示出了。PWM的分辨率在使用普通时钟的时候等于大概1024(2¹⁰)阶，如果使用大概3ns(333MHz)的主时钟并且采样频率设置为320kHz，那么动态范围就等于大概60dB。当分辨率通过使用延迟抽头电路14而得到提高的时候，考虑到电路的抖动，在大概90ps处，分辨率被提高到前述主时钟的大概32(2⁵)倍，因而动态范围被提高30dB。当模拟低通滤波器5是二阶的时候，假定PWM电路3的低位的比特的Δ∑噪声整形器是二阶的，那么如果输出20kHz(图10)的音频信号，就减少了24dB{20*Log(20k/320k)}的噪声。当输出1kHz的音频信号的时候噪声减少50dB。结果，总动态范围在输出20kHz的音频信号的时候等于114dB，而在输出1kHz的音频信号的时候等于140dB。此外，基于噪声整形的广域噪声和基于PWM采样的翻转噪声被模拟低通滤波器5减少了，而PWM转换的残留噪声则被数字低通滤波器7减少了。

Claims

1.一种D类放大器，包括：

将分别通过延迟主时钟的上升或下降m/n个周期而获得的输出信号输出的延迟电路，其中n是2或大于2的整数，m是小于n的整数；

PWM电路，基于主时钟将该输入信号的第二比特组转换为脉宽调制信号，并生成脉冲信号，该脉冲信号在由输入信号的第二比特组所指示的时刻上升，并且在从由第二比特组所指示的下降时刻延迟了该选择电路的输出所指示的时间的时刻下降。

2.根据权利要求1的D类放大器，其中该延迟电路包括：

包括环形排列的多个延迟量可变的反相器的环形振荡器；

控制每一个反相器的延迟量的延迟量控制器；以及