JP2008054099A

JP2008054099A - 半導体集積回路装置

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Publication number: JP2008054099A
Application number: JP2006229118A
Authority: JP
Inventors: Hideo Nakane; 秀夫中根; Tatsuji Matsuura; 達治松浦; Junya Kudo; 純也工藤; Soya Yamamoto; 崇也山本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-08-25
Filing date: 2006-08-25
Publication date: 2008-03-06

Abstract

【課題】簡単な回路構成で、過大入力時の安定性を向上させることにより、Ａ／Ｄ変換器の精度を大幅に向上させる。
【解決手段】５次フィードフォワードデルタシグマ型のＡ／Ｄ変換器１には、Ａ／Ｄ変換器１の入力信号の振幅が、予め設定されたしきい値以上になると、フィードフォワードＫ３〜Ｋ５の係数の絶対値を小さくするように制御信号を出力し、フィードフォワード係数の絶対値が小さくなるように設定する入力レベル検出制御部１３が設けられている。フィードフォワード係数を動的に制御することにより、広いダイナミックレンジと高ＳＮＲを両立するＡ／Ｄ変換器１を実現することができる。
【選択図】図１

Description

本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器における発振防止技術に関し、特に、デルタシグマ型Ａ／Ｄ変換器のフィードフォワード係数の制御に有効な技術に関する。

半導体集積回路装置には、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が備えられているものがある。このＡ／Ｄ変換器の１つとして、たとえば、３次以上の高次変調器を有するデルタシグマ型Ａ／Ｄ変換器が知られているが、該デルタシグマ型Ａ／Ｄ変換器は、一定振幅以上の入力信号で変調器が不安定となり、発振に陥ることが知られている。

一旦、変調器が発振状態に陥ると入力が再び安定入力範囲に戻ったとしても発振状態は継続するため、何らかの手段を用いて発振を停止させる、もしくは発振発生を抑制する機構が必要となる。

この種のＡ／Ｄ変換器における発振抑制に関わる技術としては、たとえば、積分器出力を検知し、規定出力値を超えた場合に被検知積分器以降の積分器をリセットすることにより、次数を安定な２次等へ減少させるもの（特許文献１参照）、信号伝達経路に振幅制限をもつアンプを設け、安定動作を確保するもの（特許文献２参照）、あるいは入力振幅もしくは内部振幅を検知し、後段の積分器から徐々に動作を停止させるもの（特許文献３参照）などが知られている。
特開平０５−１１０４４２号公報特開平０９−２４６９７２号公報米国特許第５２４３３４５号

ところが、上記のようなＡ／Ｄ変換器における発振抑制の技術では、次のような問題点があることが本発明者により見い出された。

すなわち、前述したように変調器（積分器）の出力制限や発振検出による積分器のリセットなどを行った場合、不安定動作中は有意なデータが出力されず、積分器リセット中はＡ／Ｄ変換精度が低下してしまう問題がある。

また、不安定動作を検出するには出力デジタル信号をモニタして発振を検知する論理回路が必要となるため、回路規模が増大し、半導体集積回路装置が大型化してしまうという問題もある。

本発明の目的は、より簡単な回路構成で、過大入力時の安定性を向上させることにより、Ａ／Ｄ変換器の精度を大幅に向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、３以上の積分器を有する３次以上のデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、信号の振幅レベルを検出し、その検出結果に基づいてフィードフォワード係数を任意に可変するフィードフォワード係数制御部を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記フィードフォワード係数制御部が、信号の振幅レベルを検出し、その振幅レベルがしきい値より高いか低いか判断し、検出した振幅レベルがしきい値よりも高い場合に、第３の積分器以降のフィードフォワード係数の絶対値を小さくするものである。

また、本発明は、フィードフォワード係数制御部が検出する信号が、Ａ／Ｄ変換器の入力信号、Ａ／Ｄ変換器の出力信号、あるいは３以上の積分器のうちの１つから出力される出力信号の少なくともいずれか１つよりなるものである。

さらに、本発明は、前記フィードフォワード係数制御部が、第３の積分器以降のフィードフォワード係数の値を小さくする際に、その第３の積分器以降のフィードフォワード係数の値を０としないように制御するものである。

また、本発明は、前記フィードフォワード係数制御部が、第３の積分器以降のフィードフォワード係数の絶対値を小さくする際に、３次以降のフィードフォワード係数のスケーリングを等しく制御するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）広いダイナミックレンジと高ＳＮＲを両立するＡ／Ｄ変換器を実現することができる。

（２）また、簡単な回路構成で、過大入力時の安定性を向上させることが可能となる。

（３）上記（１）、（２）により、高精度で、適用範囲の広く安定したＡ／Ｄ変換を低コストで実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるＡ／Ｄ変換器の構成例を示す説明図、図２は、第３の積分器以降のフィードフォワード係数をＳｃａｌｉｎｇＦａｃｔｏｒ倍とした際に得られるＳＮＤＲの説明図、図３は、フィードフォワード係数の変更時における最大入力振幅と最大ＳＮＤＲの関係を模式的に示した説明図である。

本実施の形態において、Ａ／Ｄ変換器１は、５次フィードフォワードデルタシグマ型Ａ／Ｄ変換器からなる。Ａ／Ｄ変換器１は、図１に示すように、減算器２〜４、加算器５、積分器６〜１０、量子化器１１、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器１２、入力レベル検出制御部１３、フィードバックＢ１，Ｂ２、およびフィードフォワードＫ１〜Ｋ５から構成されている。

減算器２の一方の入力部、および入力レベル検出制御部１３の入力部には、Ａ／Ｄ変換器１の入力信号となるアナログの入力信号が入力されるように接続されている。減算器２の出力部には、積分器６の入力部が接続されており、該積分器６の出力部には、減算器３の一方の入力部が接続されている。

減算器３の出力部には、積分器７の入力部が接続されており、該積分器７の出力部には、積分器（第３の積分器）８の入力部が接続されている。積分器８の出力部には、減算器４の一方の入力部が接続されている。減算器４の出力部には、積分器９の入力部が接続されており、該積分器９の出力部には、積分器１０の入力部が接続されている。

積分器６〜１０の出力部には、フィードフォワードＫ１〜Ｋ５の入力部が接続されており、これらフィードフォワードＫ１〜Ｋ５の出力部には、加算器５の入力部がそれぞれ接続されている。

フィードフォワードＫ３〜Ｋ５には、制御信号端子が設けられており、入力レベル検出制御部１３の出力部から出力された制御信号が、フィードフォワードＫ３〜Ｋ５の制御信号端子にそれぞれ入力されるように接続されている。

また、積分器８，１０の出力部には、フィードバックＢ１，Ｂ２の入力部が接続されており、フィードバックＢ１，Ｂ２の出力部には、減算器３，４の他方の入力部がそれぞれ接続されている。

加算器５の出力部には、量子化器１１の入力部が接続されており、量子化器１１の出力部には、Ｄ／Ａ変換器１２の入力部が接続されており、該Ｄ／Ａ変換器１２の出力部には、減算器２の他方の入力部が接続されている。また、量子化器１１の出力部は、Ａ／Ｄ変換器１の出力部となり、デジタル信号の出力信号が出力される。

減算器２は、入力信号とＤ／Ａ変換器１２から出力されたアナログ信号の差分を演算する。積分器６は、減算器２の演算結果を積分する。減算器３は、積分器６の積分結果とフィードバックＢ１が積分器８の積分結果に任意のフィードバック係数を乗算した値との差分を演算する。

積分器７は、減算器３の演算結果を積分し、積分器８は、積分器７の積分結果を積分する。減算器４は、積分器８の積分結果とフィードバックＢ２が積分器１０の積分結果に任意のフィードバック係数を乗算した値との差分を演算する。

積分器９は、減算器４の演算結果を積分し、積分器１０は、積分器９の積分結果を積分する。フィードフォワードＫ１〜Ｋ５は、積分器６〜１０から出力された積分結果に任意のフィードフォワード係数を乗算して出力する。

フィードフォワードＫ３〜Ｋ５には、前述したように制御信号端子が設けられており、入力レベル検出制御部１３から出力された制御信号に基づいて、任意にフィードフォワード係数を可変する。

加算器５は、フィードフォワードＫ１〜Ｋ５から出力された乗算結果を加算して、量子化器１１に出力する。量子化器１１は、入力された信号をデジタル信号に変換して量子化する。Ｄ／Ａ変換器１２は、量子化器１１から出力されたデジタル信号をアナログ信号に変換する。

フィードフォワード係数制御部として機能する入力レベル検出制御部１３は、Ａ／Ｄ変換器１の入力信号の振幅が、予め設定されたしきい値以上になると、フィードフォワードＫ３〜Ｋ５の係数の絶対値を小さくするように制御信号を出力し、フィードフォワード係数を適切となるように設定する。

図２は、フィードフォワードＫ３〜Ｋ５におけるフィードフォワード係数をＳｃａｌｉｎｇＦａｃｔｏｒ倍とした際に得られるＳＮＤＲ（ＳｉｇｎａｌｔｏＮｏｉｓｅａｎｄＤｉｓｔｏｒｔｉｏｎＲａｔｉｏ：信号対雑音＋歪電力比）の説明図である。

図２において、横軸は、入力信号（正弦波）の振幅を示しており、縦軸は、ＳＮＤＲの信号強度を示している。また、図中において、細実線はＳｃａｌｉｎｇＦａｃｔｏｒ＝１、細点線はＳｃａｌｉｎｇＦａｃｔｏｒ＝０．８、一点鎖線はＳｃａｌｉｎｇＦａｃｔｏｒ＝０．６、二点鎖線はＳｃａｌｉｎｇＦａｃｔｏｒ＝０．４、太実線はＳｃａｌｉｎｇＦａｃｔｏｒ＝０．２、太点線はＳｃａｌｉｎｇＦａｃｔｏｒ＝０の場合のＳＮＤＲをそれぞれ示している。

図示するように、ＳｃａｌｉｎｇＦａｃｔｏｒが１の場合、入力信号の振幅が０．３Ｖ以上になると、ＳＮＤＲが急激に低下し、０．３３Ｖ近傍では、ＳＮＤＲが０ｄＢ以下となっており、Ａ／Ｄ変換器１が発振している状態となる。

このＳｃａｌｉｎｇＦａｃｔｏｒが１の場合が、フィードフォワードＫ３〜Ｋ５のフィードフォワード係数が可変されない一般的な５次変調のＡ／Ｄ変換器と同等の状態となる。

また、ＳｃａｌｉｎｇＦａｃｔｏｒが０．８、０．６と小さくなるに従って、ＳＮＤＲが劣化しない入力信号の振幅が大きくなるが、ＳＮＤＲのレベルは低下する傾向にある。ここで、ＳｃａｌｉｎｇＦａｃｔｏｒが０の場合には、一般的な２次変調のＡ／Ｄ変換器と同等の動作となっている。

また、図３は、フィードフォワード係数の変更時における最大入力振幅と最大ＳＮＤＲの関係を模式的に示した図である。

図３に示すように、ＳｃａｌｉｎｇＦａｃｔｏｒを減ずるに従って入力信号の最大入力振幅レベルの範囲（図３、実線で示す）が拡大し、逆に最大ＳＮＤＲ（図３、点線で示す）は減少することが分かる。

フィードフォワード係数としきい値とは、たとえば、図２、図３などの特性を参照して設定される。たとえば、第１のしきい値として０．３Ｖを設定し、その際のＳｃａｌｉｎｇＦａｃｔｏｒを０．８とする。また、第２のしきい値として０．３５Ｖを設定し、その際のＳｃａｌｉｎｇＦａｃｔｏｒを０．６とする。なお、ここでは、２つのしきい値を設定した場合について説明したが、しきい値は、１つ、あるいは３つ以上を設定するようにしてもよい。

この場合、入力レベル検出制御部１３は、入力信号の振幅が第１のしきい値（０．３Ｖ）を超えると、ＳｃａｌｉｎｇＦａｃｔｏｒが０．８となるようにフィードフォワードＫ３〜Ｋ５を一律に制御し、入力信号の振幅が第２のしきい値（０．３５Ｖ）を超えた場合には、ＳｃａｌｉｎｇＦａｃｔｏｒが０．６となるようにフィードフォワードＫ３〜Ｋ５を制御する。

勿論、ＳｃａｌｉｎｇＦａｃｔｏｒは、フィードフォワードＫ３〜Ｋ５毎にそれぞれ独立して設定することも可能である。このように、フィードフォワード係数を動的に制御することにより、たとえば、入力信号の振幅が小さい場合にはフィードフォワード係数の絶対値を大きくし、入力振幅が大きい場合ではフィードフォワード係数の絶対値を小さく制御することがで、用途に応じて最適な係数を設定でき、安定入力範囲と最大ＳＮＤＲを制御することができる。

それにより、本実施の形態によれば、広いダイナミックレンジと高ＳＮＲを両立するＡ／Ｄ変換器１を実現することができ、高精度で、適用範囲の広く安定したＡ／Ｄ変換を行うことが可能となる。

また、本実施の形態では、入力レベル検出制御部１３が、フィードフォワードＫ３〜Ｋ５のフィードフォワード係数を制御する構成としたが、フィードフォワードＫ３〜Ｋ５だけでなく、すべてのフィードフォワードＫ１〜Ｋ５のフィードフォワード係数を制御するようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、Ａ／Ｄ変換器の入力信号の振幅レベルを検出してフィードフォワード係数を制御する構成について記載したが、入力レベル検出制御部１３に入力される信号は、Ａ／Ｄ変換器の入力信号でなくてもよく、たとえば、図４に示すように、積分器６から出力される積分結果の振幅レベルを検出する、あるいは図５に示すように、Ａ／Ｄ変換器１から出力されるデジタル信号の電圧レベルなどを検出するようにしてもよい。

また、入力レベル検出制御部１３が検出する信号も一箇所とは限らず、たとえば、図６に示すように、入力レベル検出制御部１３は、Ａ／Ｄ変換器１の入力信号、および積分器６の出力信号をそれぞれ検出し、これら検出した信号レベルの少なくとも一方にしきい値よりも高い電圧レベルが検出した際にフィードフォワード係数Ｋ３〜Ｋ５のフィードフォワード係数を制御する構成としてもよい。

それらによっても、広いダイナミックレンジと高ＳＮＲを両立するＡ／Ｄ変換器１を実現することができる。

本発明は、デルタシグマ型Ａ／Ｄ変換器におけるフィードフォワード係数の制御技術に適している。

本発明の一実施の形態によるＡ／Ｄ変換器の構成例を示す説明図である。第３の積分器以降フィードフォワード係数をＳｃａｌｉｎｇＦａｃｔｏｒ倍とした際に得られるＳＮＤＲの説明図である。フィードフォワード係数の変更時における最大入力振幅と最大ＳＮＤＲの関係を模式的に示した説明図である。本発明の他の実施の形態によるＡ／Ｄ変換器の一例を示す説明図である。本発明の他の実施の形態によるＡ／Ｄ変換器の他の例を示す説明図である。本発明の他の実施の形態によるＡ／Ｄ変換器の構成例を示す説明図である。

符号の説明

１Ａ／Ｄ変換器
２〜４減算器
５加算器
６積分器
７積分器
８積分器（第３の積分器）
９積分器
１０積分器
１１量子化器
１２Ｄ／Ａ変換器
１３入力レベル検出制御部
Ｂ１，Ｂ２フィードバック
Ｋ１〜Ｋ５フィードフォワード

Claims

３以上の積分器を有する３次以上のデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
信号の振幅レベルを検出し、その検出結果に基づいてフィードフォワード係数を任意に可変するフィードフォワード係数制御部を備えたことを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記フィードフォワード係数制御部は、
信号の振幅レベルを検出し、その振幅レベルがしきい値より高いか低いか判断し、検出した振幅レベルがしきい値よりも高い場合に、第３の積分器以降のフィードフォワード係数の絶対値を小さくすることを特徴とする半導体集積回路装置。
請求項１または２記載の半導体集積回路装置において、
フィードフォワード係数制御部が検出する信号は、
前記Ａ／Ｄ変換器の入力信号、前記Ａ／Ｄ変換器の出力信号、あるいは３以上の前記積分器のうちの１つから出力される出力信号の少なくともいずれか１つであることを特徴とする半導体集積回路装置。
請求項３記載の半導体集積回路装置において、
前記フィードフォワード係数制御部は、
前記第３の積分器以降のフィードフォワード係数の値を小さくする際に、前記第３の積分器以降のフィードフォワード係数の値を０としないように制御することを特徴とする半導体集積回路装置。
請求項３または４記載の半導体集積回路装置において、
前記フィードフォワード係数制御部は、
前記第３の積分器以降のフィードフォワード係数の絶対値を小さくする際に、３次以降のフィードフォワード係数のスケーリングを等しく制御することを特徴とする半導体集積回路装置。