JP4641282B2 - Δς変調回路、及びその発振防止方法 - Google Patents

Description

本発明は、ΔΣ変調回路、及びその発振防止方法に係り、特に、ΔΣ変調回路の入力信号レベルが大きくなったときに発生する発振現象を防止することができるΔΣ変調回路、及びその発振防止方法に関する。

音声再生装置においてスピーカを駆動する増幅器としてリニアアンプが多く使用されているが、電力効率が低く、省電力化にとって不利である。また放熱のために装置の小型化が困難であるという問題もある。これに対しスイッチング技術を用いたＤ級アンプが最近音声再生装置の増幅器として採用されるようになってきている。このＤ級アンプは電力効率が高く省電力に有利であり、また、構成がシンプルで装置の小型化を容易に実現できるという特長を有している。

Ｄ級アンプにはパルス幅変調方式とパルス密度変調方式があるが、音声再生装置のＤ級アンプとしてはノイズシェービング特性を有するΔΣ変調回路を用いたパルス密度変調方式が多く採用されている。

例えば、スーパーオーディオＣＤ（ＳＡＣＤ）方式で記録した光ディスクからの１ビットディジタル信号や、アナログ信号をΔΣ変調方式で変調した１ビットディジタル信号をマルチチャンネルオーディオ装置に入力してスピーカ出力するホームシアターシステムが最近多く採用されるようになってきた。

１ビットディジタル信号は、量子化ビット数は１ビットの２値しか持たないが、周波数を十分高くすることにより、ダイナミックレンジが確保される。なお、以下の説明ではパルス密度変調方式による１ビットディジタル信号を１ビット信号ということにする。

しかしながら、従来のΔΣ変調回路は、ΔΣ変調回路の入力信号レベルが大きくなり、ある値を超えると発振してしまうという問題があった。一旦、発振が起こると、入力レベルが小さくなっても、回路が初期化されない限り発振を継続し続ける場合もある。したがって、発振が発生しないよう十分余裕を持って、入力を制限することが必要であった。

この問題を解決するため、いくつかの提案がなされている。特開平７−１３１８８１号公報（特許文献１）、特開平７−３０７９９４号公報（特許文献２）、特開２００３−３３２８６７号公報（特許文献３）はこの提案の例である。
特開平７−１３１８８１号公報 特開平７−３０７９９４号公報 特開２００３−３３２８６７号公報

上記ΔΣ変調回路の発振を防止するために提案された従来技術の特許文献１〜３は、いずれも、ΔΣ変調回路の入力信号レベルが大きくなったとき発振を起こすレベルを超えないように入力信号レベルをクリップするものである。しかし、これら従来技術で提案されたような入力信号レベルをクリップする手段を用いると、出力信号レベルも強制的にクリップされ、ある値以上を切り取ったような出力波形となる。そして、この音声信号によりスピーカから音声を再生すると、上記クリップしたことに起因してノイズが発生するという問題があった。

また、この発振現象は、入力信号レベルがある値を超えるとΔΣ変調回路において発生するものであるが、入力信号の１ビット信号は瞬間の値をみても元の信号の大小を判定することができない。元の信号の大小を判定するにはＬＰＦ（Low Pass Filter）を通すなどの処理を施す必要があり、検出までに時間がかかる。したがって入力信号でその大きさを判定しようとした場合、ΔΣ変調回路の発振現象開始タイミングが正しく検出できず、発振を防止するためには問題があった。

本発明は上記問題点に鑑み、ΔΣ変調回路の発振を防止する際に、発振を防止することによって、スピーカから再生される音声にノイズが含まれてしまうことがなく、また、より確実に発振を防止することができるΔΣ変調回路、及びその発振防止方法を提供することを目的とする。

本発明のΔΣ変調回路は、ΔΣ変調の次数に応じてカスケードに接続された複数の積分器と、前記複数の積分器における最終段の積分器の出力を量子化し１ビット信号として出力する量子化器と、前記量子化器から出力されるパルス波高値を所定の大きさに増幅して前記積分器に帰還させる増幅器と、前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくするように変更するゲイン制御手段を備えたΔΣ変調して１ビット信号を出力するΔΣ変調回路において、前記ゲイン制御手段は、前記最終段の積分器の出力信号レベルが異常の前兆が現れても元に戻すことができる信号レベルとして設定された第１のレベルを超えたとき前記増幅器のゲインを現在設定されている第１のゲインより大きな第２のゲインに変更して設定し、それに続いて、前記最終段の積分器の出力信号レベルが前記第１のレベルより低い元の安定な状態に戻ったことを判定する第２のレベルを下回ったとき、前記最終段の積分器の出力信号レベルが前記第２のレベルを下回ってから、前記出力信号レベルが前記第２のレベルを下回った状態でΔΣ変調回路が確実に安定状態になったことを確認するために設定された所定時間が経過した後に前記増幅器のゲインを前記第２のゲインより前記第１のゲインに変更して設定することを特徴とする。
また、本発明のΔΣ変調回路は、前記第２のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、複数の積分器をΔΣ変調の次数に応じてカスケードに接続し、前記複数の積分器における最終段の積分器の出力を１ビット信号に量子化して出力し、前記１ビット信号のパルス波高値を増幅器により所定の大きさに増幅して前記積分器に帰還させ、前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくするようにΔΣ変調して１ビット信号を出力するΔΣ変調回路の発振防止方法において、前記最終段の積分器の出力信号レベルが異常の前兆が現れても元に戻すことができる信号レベルとして設定された第１のレベルを超えたとき前記増幅器のゲインを現在設定されている第１のゲインより大きな第２のゲインに変更して設定し、それに続いて、前記最終段の積分器の出力信号レベルが前記第１のレベルより低い元の安定な状態に戻ったことを判定する第２のレベルを下回ったとき、前記最終段の積分器の出力信号レベルが前記第２のレベルを下回ってから、前記出力信号レベルが前記第２のレベルを下回った状態でΔΣ変調回路が確実に安定状態になったことを確認するために設定された所定時間が経過した後に前記増幅器のゲインを前記第２のゲインより前記第１のゲインに変更して設定することを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記第２のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする。

本発明によれば、ΔΣ変調回路の積分器出力の信号レベルをみて、ΔΣ変調回路が発振を起こす前に積分器出力の信号レベルが所定の値を超えたときΔΣ変調回路のゲインを下げて発振を防止するので、出力信号がある値以上を切り取ったような波形ではなく、滑らかに信号レベルが制限され、スピーカから音声を再生したときノイズとして知覚されることがないという効果を奏する。
また、本発明によれば、ΔΣ変調回路の入力信号の大きさではなく、ΔΣ変調回路の積分器出力の信号レベルをみることにより、発振が開始される前兆を時間遅れなく検知することができ、より確実に発振を防止することができるという効果を奏する。

以下、本発明を実施するための最良の形態を、図面を参照して具体的に説明する。

図１は本発明によるΔΣ変調回路の制御回路構成を示している。

まず、本実施の形態のΔΣ変調回路の制御回路構成を説明する。

図１において、１は本実施の形態のΔΣ変調回路である。２はΔΣ変調回路の１ビット信号入力端子である。１ビット信号入力端子１には＋１、０の１ビット信号が入力される。また、３は１ビット信号のパルス波高値をＡ倍する増幅器である。したがって、増幅器３の出力は＋Ａ、０のパルス信号となる。４、５は加算器である。６は量子化器であり、加算器５から入力された信号のレベルを所定の閾値と比較することにより２値化し１ビット信号として出力する。７はΔΣ変調回路の１ビット信号出力端子である。１ビット信号出力端子７からは＋１、０の１ビット信号が出力される。８は１ビット信号のパルス波高値をτ倍する増幅器である。したがって、増幅器８の出力は＋τ、０のパルス信号となる。９は加算器５の出力から増幅器８の出力を引き算する減算器である。１０、１１はz^-1で表される１サンプリング遅延回路である。ここでｚはｚ変換パラメータである。１２は１ビット信号のパルス波高値を２倍する増幅器である。１３は１ビット信号のパルス波高値を−１倍する増幅器である。

１４はΔΣ変調回路の積分器を構成している部分をＤＳＰ（Digital Signal Processor)として集積化するブロックの一例を示している。ＤＳＰ１４内の回路は２次のΔΣ変調回路の例を示しており、一般に良く知られた回路構成である。もちろん、３、６、８、１５を含めて集積化することも可能である。

１５は加算器５の出力を入力し増幅器８のゲインτを変更する指令信号を出力するゲイン制御部である。なお、加算器５の出力はΔΣ変調回路の積分器の出力になっている。

図１には２次のΔΣ変調回路の例を示したが、２次に限定されることはなく、１次や更に高次のΔΣ変調回路とすることもできる。本実施の形態として使用できる高次のΔΣ変調回路は、種々の回路構成のものを挙げることができるが、図２に高次ΔΣ変調回路の例を挙げてある。図２において、２１〜２３、５０は１サンプリング遅延回路である。３１〜３３は減算器である。４１〜４３は加算器である。１サンプリング遅延回路２１と加算器４１、１サンプリング遅延回路２２と加算器４２、１サンプリング遅延回路２３と加算器４３はそれぞれ積分器を構成する。６０はＤＳＰ１４と同様、ＤＳＰとして集積化するブロックの一例を示している。１００は他の実施の形態としての高次のΔΣ変調回路である。もちろん、３、６、８、１５を含めて集積化することも可能である。

図２に示した高次ΔΣ変調回路は、ΔΣ変調の次数に応じてカスケードに接続された複数の積分器が備わっている。そして、その複数の積分器における１サンプリング遅延回路２３と加算器４３で構成された最終段の積分器の出力は量子化器６に接続され、量子化器６から１ビット信号が出力されるようになっている。また、量子化器６から出力される１パルス信号の波高値は増幅器８によりτ倍に増幅され、このτ倍された１パルス信号が１サンプリング分だけ遅延されて上記複数の積分器における少なくとも初段の積分器の入力部に入力信号と差分をとるように帰還されるようになっている。

なお、図１に示された２次ΔΣ変調回路は、図２の１サンプリング遅延回路２１と加算器４１、１サンプリング遅延回路２２と加算器４２で構成された積分器がカスケードに２段接続されたものと等価な回路になっている。

図１のΔΣ変調回路の入力Ｉと出力Ｙの関係を求めると、次の関係式で表される。
Ｙ＝{Ｉ・Ａ＋Ｎｑ・（１−ｚ^−１）^２}／τ

ここで、Ａは増幅器３のゲイン、Ｎｑは量子化誤差である。量子化誤差Ｎｑは（１−ｚ^−１）^２倍され、微分回路（１−ｚ^−１）の２次の大きさでノイズシェービングされている。ｍ次のΔΣ変調回路であれば量子化誤差Ｎｑは微分回路（１−ｚ^−１）のｍ次の大きさでノイズシェービングされる。

また、出力Ｙは１／τ倍されており、τを大きくすると出力はτに反比例して小さくなる。

次に、図１の回路動作を説明する前に、ΔΣ変調回路の発振現象を説明する。

図３乃至図６はΔΣ変調回路の入力Ｉの信号レベルに対するΔΣ変調回路の積分器の出力ａを示したオシログラムである。図３乃至図６のオシログラムの測定条件は、図１において、増幅器３のゲインＡ＝５、増幅器８のゲインτ＝１としている。また、入力Ｉとして１ビット信号で１ｋＨｚの正弦波信号が入力されている。

図３乃至図６において、縦軸はΔΣ変調回路の積分器の出力ａの信号レベルを示しており、最大目盛りが±２５６（８ビット）である。横軸には時間をとってある。

図３は、入力Ｉの信号レベルが０．００１の場合を示しており、ΔΣ変調回路は安定な状態にある。

また、図４は入力Ｉの信号レベルが０．１の場合を示しており、入力Ｉとしての１ｋＨｚの正弦波信号が出力信号として得られており、ΔΣ変調回路は安定な状態にある。

また、図５は入力Ｉの信号レベルが０．２の場合を示しており、入力された１ｋＨｚの正弦波信号が出力信号として現れているものの、入力Ｉの１ｋＨｚの正弦波信号の波高値付近が異常に大きくなり正常な変調状態ではなくなっている。

また、図６は入力Ｉの信号レベルが０．２１の場合を示しており、積分器の出力ａは完全に発振状態となっている。

なお、入力Ｉの信号レベルは図３では０．００１、図４では０．１、図５では０．２、図６では０．２１としているが、これは入力Ｉの正弦波信号波高値に相当する部分のパルス密度（デューティ）を表している。

このようにΔΣ変調回路の積分器の出力信号は、ΔΣ変調回路が発振状態になる前に、図５のような異常に大きな信号を出力することが分かる。本実施の形態では発振を防止するために、ΔΣ変調回路の積分器の出力ａの異常波形を検知し、この異常波形の瞬時値が所定の値を超えたことを検知し、ΔΣ変調回路の帰還信号のゲイン、即ち増幅器８のゲインτを変更するものである。

ΔΣ変調回路の積分器の出力信号が完全に発振状態になってしまった場合は勿論であるが、ある程度の大きさになると入力信号を小さくしても元の安定な状態に戻らなくなる場合がある。しかしながら、ΔΣ変調回路の積分器の出力信号が図３乃至図６の最大目盛以下の所定の値になったことを検出し増幅器８のゲインτを大きくなるように制御することにより、異常の前兆が現れても確実に元に戻すことができる。上記確実に元に戻すことができる所定の値としては、計算により求めることが難しいので、増幅器８のゲインτを増加させる割合などを考慮に入れて実際に動作させて求めるようにするとよい。一例を挙げれば、図３乃至図６の最大目盛が２５６（８ビット）で増幅器８のゲインτを１から５に変える場合に、その１／４である６４（６ビット）程度の値を設定すればよいが、これには限定されない。

次に図１と図７、図８を参照して、ΔΣ変調回路の発振現象を防止するための制御の概要を説明する。図７はΔΣ変調回路の制御フローチャートを示している。また、図８はΔΣ変調回路の積分器の出力ａを示している。

図８において、横軸は時間、縦軸はΔΣ変調回路の積分器の出力信号の状態を示したものである。積分器の出力ａの値ａ_１はΔΣ変調回路が発振状態になる前に、異常の前兆が現れても元に戻すことができる信号レベルとして設定された値である。積分器の出力ａの値が信号レベルａ_１に達したことを検知したときはΔΣ変調回路の帰還信号のゲインを大きな値に変更する。

また、ａ_２はΔΣ変調回路の帰還信号のゲインを大きな値とした後、元の安定な状態に戻ったことを判定する信号レベルである。本実施の形態では、積分器の出力ａの値が信号レベルａ_２になってから所定時間が経過したとき安定状態になったと判断するようにしている。

まず、図７のステップＳ１において、増幅器８のゲインτが１に設定され、ΔΣ変調回路は安定に動作しているとする。

次にステップＳ２においてΔΣ変調回路の積分器の出力ａの大きさを検知し、ステップＳ３において積分器の出力ａの値が信号レベルａ_１を超えたか否かをチェックする。積分器の出力ａの値が信号レベルａ_１を超えていない場合にはステップＳ２に戻り処理を継続する。

この状態で、時間ｔ_１において入力に過大な信号が入力されると、積分器の出力ａの値は増加して行く。

図８における時間ｔ_０〜ｔ_２の状態はステップＳ１、Ｓ２の状態を示している。

時間ｔ_２で積分器の出力ａの値が信号レベルａ_１に達すると、この積分器の出力ａを入力しているゲイン制御部１５がこれを検知し、ステップＳ３において積分器の出力ａの値が信号レベルａ_１を超えたと判断して、ステップＳ４に進む。

ステップＳ４において、ゲイン制御部１５は増幅器８のゲインτの設定値を１から５に変更する。

このように増幅器８のゲインτを１から５に変更すると、ΔΣ変調回路の出力Ｙが１／τ倍＝１／５に抑制される。したがって、増幅器８のゲインτが１のままであれば積分器の出力ａの値が１点鎖線で示したように上昇するところ、図８に示したように時間ｔ_２から減少に転じる。

次にステップＳ５に進み、ゲイン制御部１５は積分器の出力ａの値を検知し、ステップＳ６において積分器の出力ａの値が信号レベルａ_２を下回ったか否かをチェックする。ａの値が信号レベルａ_２を下回らないときはステップＳ５に戻り処理を継続する。

図８における時間ｔ_２〜ｔ_３の状態は、このステップＳ５、Ｓ６の状態を示している。

積分器の出力信号ａの値が減少して行き、時間ｔ_３で積分器の出力ａの値が信号レベルａ_２に達したとする。積分器の出力ａの値が信号レベルａ_２に達すると、この積分器の出力ａを入力しているゲイン制御部１５がこれを検知し、ステップＳ６において積分器の出力ａの値が信号レベルａ_２を下回ったと判断して、ステップＳ７に進む。

ステップＳ７では、ゲイン制御部１５に内蔵されたタイマーのカウント値を初期化しｔ＝０とする。このタイマーは所定のタイマー時間Ｔが設定されており、時間Ｔだけ時間がカウントされるとカウントアップするようになっている。このタイマー時間Ｔは、ΔΣ変調回路が確実に安定状態になったことを確認するための期間として設定されている。図８では１００ｍｓの例を示している。

次にステップＳ８に進み、カウンタは時間のカウントを開始し、ステップＳ９において、タイマーカウント値が所定のタイマー時間Ｔに達したか否かがチェックされる。タイマーカウント値が所定のタイマー時間Ｔに達しないときは、ステップＳ９の処理を継続しタイマーのカウントアップを監視する。

図８における時間ｔ_３〜ｔ_４の状態は、このステップＳ５、Ｓ６の状態を示している。

所定の時間Ｔが経過しタイマーがカウントアップしたときはステップＳ１に進む。

ステップＳ１でゲイン制御部１５は、増幅器８のゲインτの設定値を５から１に変更する。このステップＳ１以降の状態は図８における時間ｔ_０以降の状態を示し、以下同様に処理が継続される。

以上の実施の形態において、ΔΣ変調回路の次数を２次としたが。本発明はこれに限定されない。

以上、本実施の形態によれば、ΔΣ変調回路の積分器の出力ａの信号レベルをみて、ΔΣ変調回路が発振を起こす前に積分器の出力ａの信号レベルが所定の値を超えたときΔΣ変調回路のゲインを下げて発振を防止するので、出力信号Ｙがある値以上を切り取ったような波形ではなく、滑らかに信号レベルが制限される。したがって、例えば本ΔΣ変調回路を音響装置に使用した場合、スピーカから音声を再生したときノイズとして知覚されることがないという効果を奏する。

また、本実施の形態によれば、ΔΣ変調回路の入力信号の大きさではなく、ΔΣ変調回路の積分器の出力ａの信号レベルをみることにより、発振が開始される前兆を時間遅れなく検知することができ、より確実に発振を防止することができるという効果を奏する。

また、図７の動作は、ソフトウェアにより実現することもできるが、ハードウェアにより実現することもできる。また、上記の例ではΔΣ変調回路の積分器の出力ａの信号レベルを最大目盛りが±２５６（８ビット）としているが、これに限定されることはない。また、増幅器８のゲインを１と５の例で説明したが、これに限定されず発振を防止できる範囲で適宜変更して実施できることは言うまでもない。また、ΔΣ変調回路の積分器の出力ａの信号レベルがａ_２を下回ってから１００ｍｓをもって増幅器８のゲインを変更するようにしたが、これに限定されず発振を防止できる範囲で適宜変更して実施できることは言うまでもない。

以上の実施の形態では積分器の出力ａの値が信号レベルａ_１を超えたか否かをチェックしているが、信号レベルａ_１は１つでなく、複数の信号レベルを設定するようにし、これら複数の信号レベルのそれぞれに対応して増幅器８のゲイン変更値を設定するようにしてもよい。例えば、信号レベルａ_１１、ａ_１２、ａ_１３、・・・を設定し、積分器の出力ａの値が信号レベルａ_１１を上回ったことを検出したとき増幅器８のゲインτをτ_１１からτ_１２に変更し、信号レベルａ_１２を上回ったことを検出したとき増幅器８のゲインτをτ_１２からτ_１３に変更し、信号レベルａ_１３を上回ったことを検出したとき増幅器８のゲインτをτ_１３からτ_１４に変更し、・・・というようにする。このとき、設定された複数の信号レベルとこれらに対応する増幅器８のゲインτの変更値は任意の値とすることができるが、ａ_１１＜ａ_１２＜ａ_１３＜ａ_１４＜ａ_１５＜・・・、τ_１１＜τ_１２＜τ_１３＜τ_１４＜τ_１５＜・・・というように設定すれば、複数設定された信号レベルが大きくなるに従って増幅器８のゲインτの設定値も大きくなるように変化するので、積分器の出力ａが急に大きくなった場合でも滑らかに速く安定な状態に収束させることができる。

信号レベルａ_１について上記のように複数の信号レベルａ_１１、ａ_１２、ａ_１３、ａ_１４、ａ_１５、・・・を設定する変形例を説明したが、信号レベルａ_２についても複数の信号レベルａ_２１、ａ_２２、ａ_２３、ａ_２４、ａ_２５、・・・を設定することができる。この場合も、積分器の出力ａの値が信号レベルａ_２１、ａ_２２、ａ_２３、ａ_２４、ａ_２５、・・・を下回ったことを検出したとき、検出されたこれら複数の信号レベルに対応して増幅器８のゲインτを小さくなるように設定すればよい。

以上説明したように、本発明のΔΣ変調回路は、入力信号が大きく変わるような用途で特に効果を発揮する。例えば騒音キャンセルヘッドフォンなどの負帰還のフィードバック制御ループの誤差信号を扱うような箇所に本発明によるΔΣ変調回路が使用すれば特に有効である。負帰還のフィードバック制御ループは、誤差信号が定常的には非常に小さな値であるが、一時的に突発的な信号が帰還されるというようなことが起こる。この場合、一瞬ではあるが過大な信号がΔΣ変調回路に入力されることになるが、本発明によればこの過大な入力による発振を効果的に防止することができる。

また、上記具体的な実施の形態によって本発明を説明したが、本発明は上記実施の形態に限定されず、本発明の要旨を逸脱しない範囲で変更して実施することができることは言うまでもない。

本発明は、ΔΣ変調回路を使用した音響機器、その他１ビット信号をΔΣ変調回路で処理する電子装置などに利用できる。

本発明によるΔΣ変調回路の実施の形態を示す制御回路構成図である。 本発明による高次ΔΣ変調回路の実施の形態を示す制御回路構成図である。 ΔΣ変調回路の発振現象を説明する図である（入力Ｉ＝０．００１）。 ΔΣ変調回路の発振現象を説明する図である（入力Ｉ＝０．１）。 ΔΣ変調回路の発振現象を説明する図である（入力Ｉ＝０．２）。 ΔΣ変調回路の発振現象を説明する図である（入力Ｉ＝０．２１）。 本発明によるΔΣ変調回路の実施の形態の動作フローチャートである。 本発明によるΔΣ変調回路の実施の形態の動作を説明する図である。

符号の説明

１、１００・・・ΔΣ変調回路
２・・・１ビット信号入力端子
３・・・増幅器
４、５、４１〜４３・・・加算器
６・・・量子化器
７・・・１ビット信号出力端子
８・・・増幅器
９、３１〜３３・・・減算器
１０、１１、２１〜２３、５０・・・１サンプリング遅延回路
１２、１３・・・増幅器
１４、６０・・・ＤＳＰ（Digital Signal Processor)
１５・・・ゲイン制御部

Claims (4)

1. ΔΣ変調の次数に応じてカスケードに接続された複数の積分器と、前記複数の積分器における最終段の積分器の出力を量子化し１ビット信号として出力する量子化器と、前記量子化器から出力されるパルス波高値を所定の大きさに増幅して前記積分器に帰還させる増幅器と、前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくするように変更するゲイン制御手段を備えたΔΣ変調して１ビット信号を出力するΔΣ変調回路において、
   前記ゲイン制御手段は、前記最終段の積分器の出力信号レベルが異常の前兆が現れても元に戻すことができる信号レベルとして設定された第１のレベルを超えたとき前記増幅器のゲインを現在設定されている第１のゲインより大きな第２のゲインに変更して設定し、それに続いて、前記最終段の積分器の出力信号レベルが前記第１のレベルより低い元の安定な状態に戻ったことを判定する第２のレベルを下回ったとき、前記最終段の積分器の出力信号レベルが前記第２のレベルを下回ってから、前記出力信号レベルが前記第２のレベルを下回った状態でΔΣ変調回路が確実に安定状態になったことを確認するために設定された所定時間が経過した後に前記増幅器のゲインを前記第２のゲインより前記第１のゲインに変更して設定することを特徴とするΔΣ変調回路。
2. 前記第２のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする請求項１に記載のΔΣ変調回路。
3. 複数の積分器をΔΣ変調の次数に応じてカスケードに接続し、
   前記複数の積分器における最終段の積分器の出力を１ビット信号に量子化して出力し、
   前記１ビット信号のパルス波高値を増幅器により所定の大きさに増幅して前記積分器に帰還させ、
   前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくするようにΔΣ変調して１ビット信号を出力するΔΣ変調回路の発振防止方法において、
   前記最終段の積分器の出力信号レベルが異常の前兆が現れても元に戻すことができる信号レベルとして設定された第１のレベルを超えたとき前記増幅器のゲインを現在設定されている第１のゲインより大きな第２のゲインに変更して設定し、それに続いて、前記最終段の積分器の出力信号レベルが前記第１のレベルより低い元の安定な状態に戻ったことを判定する第２のレベルを下回ったとき、前記最終段の積分器の出力信号レベルが前記第２のレベルを下回ってから、前記出力信号レベルが前記第２のレベルを下回った状態でΔΣ変調回路が確実に安定状態になったことを確認するために設定された所定時間が経過した後に前記増幅器のゲインを前記第２のゲインより前記第１のゲインに変更して設定することを特徴とするΔΣ変調回路の発振防止方法。
4. 前記第２のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする請求項３に記載のΔΣ変調回路の発振防止方法。

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