JP2012065020A - Ａｄ変換システム - Google Patents

Abstract

【課題】ＡＤ変換部の数が増加しても回路規模の増大を最小限に抑えるＡＤ変換システムを提供する。
【解決手段】複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムは、複数のアナログ信号の各々を同一タイミングでＡＤ変換する複数のＡＤ変換部と、複数のデジタル信号を並直列変換してシリアルなデジタル信号を出力する並直列変換部と、制御信号を並直列変換部に供給する制御部とを備える。並直列変換部は、「ＡＤ変換システムを構成するＡＤ変換部の数＋１」個のＤフリップフロップ（Ｄ−ＦＦ）が直列に接続して構成され、制御部からの制御信号が入力されるシフト回路と、ＡＤ変換部と同数のゲート回路から構成され、各段のＤ−ＦＦの出力信号に応じて、各ゲート回路に入力されたデジタル信号の出力を制御する並直列変換回路と、最前段のＤ−ＦＦ及び最後段のＤ−ＦＦの各出力信号に基づいて、ＡＤ変換部の動作許可信号を出力するＡＤ変換動作制御部を有する。
【選択図】図２

Description

本発明は、複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムに関する。

図７は、特許文献１に示されたＡＤ変換システムの概要図である。図７に示したＡＤ変換システム１０は、パラレルに接続された２つのセンサーからのアナログ信号をシリアルなデジタル信号に変換する。２つのＡＤＣ（ＡＤ変換器）１４は、２つのセンサー１２からの各アナログ信号をそれぞれ同時にＡＤ変換して、各デジタルデータを対応するシフトレジスタ２６に遂次的に出力する。シフトレジスタ２６は、それぞれ対応するＡＤＣ１４に接続され、デジタルデータをストアする。また、シフトレジスタ２６は、シーケンサ３４によって生成されシリアルクロックをトリガとして、ストアしているデジタルデータを遂次的に出力してシリアルデータを出力する。シーケンサ３４は、各シフトレジスタ２６に入力されたデジタルデータをシリアルデータ化して出力するシーケンス制御を周期的に行う。

図８は、特許文献１に示されたＡＤ変換システムのシーケンサの回路構成図である。図８に示したシーケンサ３４は、図７に示したマイコン８８から入力される外部クロックに基づいて、各シフトレジスタ２６にも入力されるシリアルクロック３６を生成する。シーケンサ３４のシーケンス制御によって得られたシリアルデータ４４は、シリアルクロック３６に同期してマイコン８８のシリアルインターフェース９２に入力される。

特開２００９−２６７７６４号公報

上記説明したＡＤ変換システム１０は、複数のアナログ信号を同時にＡＤ変換するＡＤＣ１４と、デジタルデータをストアするシフトレジスタ２６と、シーケンス制御を行うシーケンサ３４とを備える。図７にはＡＤＣ１４の数が２つの場合に対応した回路構成が示されているが、ＡＤＣ１４の数が増加するに従って、ＡＤ変換システムは、ＡＤＣ１４と同数のシフトレジスタ２６を備える必要がある。また、ＡＤＣ１４の数が増加するに従って、シーケンサ３４では、各シフトレジスタ２６に入力するシリアルクロック３６を生成するための回路（ＡＤＣコントロールロジック６４内のＲＳ−ＦＦ及び周辺ロジック回路）の規模が増大し、カウンタの出力も増加する。このように、ＡＤＣ１４の数が増加するに従って、ＡＤ変換システム１０の回路規模は大きくなる。なお、シーケンサ３４の回路構成は、図８に示したように複雑である。このため、シーケンサ３４の回路規模増は好ましくない。

本発明の目的は、ＡＤ変換部の数が増加しても回路規模の増大を最小限に抑えることができるＡＤ変換システムを提供することである。

上記課題を解決して係る目的を達成するために、請求項１に記載の発明のＡＤ変換システムは、複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムであって、前記複数のアナログ信号の各々を同一タイミングでＡＤ変換する複数のＡＤ変換部（例えば、実施の形態でのＡＤＣ１０３Ａ〜１０３Ｄ）と、前記複数のＡＤ変換部から得られた複数のデジタル信号を並直列変換して、シリアルなデジタル信号を出力する並直列変換部（例えば、実施の形態での並直列変換部１０７）と、前記並直列変換部が前記複数のデジタル信号を並直列変換するために必要な制御信号を、前記並直列変換部に供給する制御部（例えば、実施の形態での制御ＣＰＵ１０５）と、を備え、前記並直列変換部は、「当該ＡＤ変換システムを構成する前記ＡＤ変換部の数＋１」個のＤフリップフロップが直列に接続して構成され、前記制御部からの前記制御信号が入力されるシフト回路（例えば、実施の形態でのシフト回路１５１）と、前記複数のＡＤ変換部と同数の１入力１出力のゲート回路から構成され、前記シフト回路の各段のＤフリップフロップの出力信号に応じて、各ゲート回路に入力されたデジタル信号の出力を制御する並直列変換回路（例えば、実施の形態での並直列変換回路１５５）と、前記シフト回路の少なくとも一部を構成する最前段のＤフリップフロップ及び最後段のＤフリップフロップの各出力信号に基づいて、前記複数のＡＤ変換部の動作許可信号を出力するＡＤ変換動作制御部（例えば、実施の形態でのＲＳ−ＦＦ１５３）と、を有することを特徴としている。

さらに、請求項２に記載の発明のＡＤ変換システムでは、前記並直列変換部は、前記最前段のＤフリップフロップの出力信号に応じて、前記シフト回路に入力されるクロック信号を、前記複数のＡＤ変換部の動作開始信号として出力するＡＤ変換動作開始部（例えば、実施の形態での変換開始指示回路１５７）を有することを特徴としている。

さらに、請求項３に記載の発明のＡＤ変換システムでは、前記複数のＡＤ変換部の各々は、前記動作許可信号に応じて、入力されたアナログ信号を一定周期でサンプリングして、サンプリング値を一周期の間保持するホールド回路（例えば、実施の形態でのＴ／Ｈ回路）を有することを特徴としている。

請求項１〜３に記載の発明のＡＤ変換システムによれば、ＡＤ変換部の数が増加してもＡＤ変換システムの回路規模の増大を最小限に抑えることができる。

第１の実施形態のＡＤ変換システムの構成を示すブロック図 第１の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図 第１の実施形態のＡＤ変換システムにおける各信号のタイミングチャート 第２の実施形態のＡＤ変換システムの構成を示すブロック図 第２の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図 第２の実施形態のＡＤ変換システムにおける各信号のタイミングチャート 特許文献１に示されたＡＤ変換システムの概要図 特許文献１に示されたＡＤ変換システムのシーケンサの回路構成図

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態のＡＤ変換システムの構成を示すブロック図である。図１に示すように、第１の実施形態のＡＤ変換システム１００は、４つのＡＤ変換器（ＡＤＣ）１０３Ａ〜１０３Ｄと、制御ＣＰＵ１０５と、並直列変換部１０７と、絶縁素子群１０９とを備える。絶縁素子群１０９は、制御ＣＰＵ１０５と並直列変換部１０７の間に設けられた絶縁素子の集合である。また、ＡＤＣ１０３Ａ〜１０３Ｄは、４つのセンサー１０１Ａ〜１０１Ｄの内、対応する１つのセンサーに接続されている。センサー１０１Ａ〜１０１Ｄは、電流センサー、電圧センサー、モータの回転数センサー又は温度センサー等であり、各物理量を示すアナログ信号を出力する。

ＡＤＣ１０３Ａ〜１０３Ｄは、対応するセンサーから入力されたアナログ信号を、他のＡＤＣと同一タイミングでデジタル信号に変換して並直列変換部１０７に出力する。なお、各ＡＤＣは、図示しないトラック＆ホールド回路（Ｔ／Ｈ回路）を有する。Ｔ／Ｈ回路は、一定周期でアナログ信号のサンプリングを行い、サンプリング値を一周期の間保持する。また、ＡＤＣ１０３Ａ〜１０３Ｄには、制御ＣＰＵ１０５から出力されたクロック信号ＣＬＫが並直列変換部１０７を介して入力される。さらに、ＡＤＣ１０３Ａ〜１０３Ｄには、並直列変換部１０７から出力された動作開始信号ＣＮＶＳＴ及び動作許可信号（Operation Enabled Signal）ＣＳが入力される。ＡＤＣ１０３Ａ〜１０３Ｄは、動作開始信号ＣＮＶＳＴが入力されるとＡＤ変換の動作を開始する。また、ＡＤＣ１０３Ａ〜１０３Ｄは、動作許可信号ＣＳが所定の論理状態のときに限りＡＤ変換の動作を行う。

制御ＣＰＵ１０５は、並直列変換部１０７にクロック信号ＣＬＫ及び制御信号ＣＮＴ０，ＣＮＴ１を入力し、並直列変換部１０７から出力されたシリアルなデジタル信号ＤＡＴＡを取得する。なお、制御信号ＣＮＴ１はクロック信号である。並直列変換部１０７は、各ＡＤＣから入力されたデジタル信号をシリーズデータ化する。

図２は、第１の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図である。図２に示すように、並直列変換部１０７は、シフト回路１５１と、ＮＡＮＤ型ＲＳフリップフロップ回路（ＲＳ−ＦＦ）１５３と、並直列変換回路１５５と、変換開始指示回路１５７とを有する。

シフト回路１５１は、「ＡＤ変換システム１００が備えるＡＤＣの数＋１」個のＤフリップフロップ回路（Ｄ−ＦＦ）を直列に接続して構成される。第１段のＤ−ＦＦには制御信号ＣＮＴ０が入力され、第２〜５段のＤ−ＦＦには前段のＤ−ＦＦの出力信号Ｑが入力される。なお、各Ｄ−ＦＦには、クロック信号として制御信号ＣＮＴ１が入力される。第１〜４段のＤ−ＦＦの出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５に入力される。また、第１段（最前段）のＤ−ＦＦの出力信号Ｑ１及び第５段（最後段）のＤ−ＦＦの出力信号Ｑ５は、ＲＳ−ＦＦ１５３に入力される。

ＲＳ−ＦＦ１５３は、シフト回路１５１を構成する最前段（第１段）のＤ−ＦＦの出力信号Ｑ１がＳ（Set）端子に入力され、最後段（第５段）のＤ−ＦＦの出力信号Ｑ５がＲ（Reset）端子に入力されることにより、動作許可信号ＣＳを出力する。ＲＳ−ＦＦ１５３が出力した動作許可信号ＣＳは、各ＡＤＣに入力される。

変換開始指示回路１５７は、インヒビット（inhibit）端子を有する１入力１出力のゲート回路によって構成されている。当該ゲート回路には、制御信号ＣＮＴ１が入力される。インヒビット端子には、シフト回路１５１を構成する最前段のＤ−ＦＦの出力信号Ｑ１が入力される。ゲート回路は、インヒビット端子に入力された出力信号Ｑ１の論理状態に応じて、動作開始信号ＣＮＶＳＴを出力する。

並直列変換回路１５５は、ＡＤ変換システム１００が備えるＡＤＣと同数の、１入力１出力のゲート回路から構成されている。なお、当該ゲート回路は、それぞれ１つのＡＤＣに対応し、各ゲート回路には、対応するＡＤＣから出力されたデジタル信号が入力される。すなわち、ＡＤＣ１０３Ａ〜１０３Ｄから出力された各デジタル信号は、それぞれ異なるゲート回路に入力される。

並直列変換回路１５５のゲート回路もインヒビット端子を有する。インヒビット端子には、シフト回路１５１の出力信号Ｑ１〜Ｑ４が入力される。すなわち、図２に示した構成では、ＡＤＣ１０３Ａに対応するゲート回路のインヒビット端子には出力信号Ｑ１が入力され、ＡＤＣ１０３Ｂに対応するゲート回路のインヒビット端子には出力信号Ｑ２が入力され、ＡＤＣ１０３Ｃに対応するゲート回路のインヒビット端子には出力信号Ｑ３が入力され、ＡＤＣ１０３Ｄに対応するゲート回路のインヒビット端子には出力信号Ｑ４が入力される。各ゲート回路は、インヒビット端子に入力された信号の論理状態に応じて、ＡＤＣから入力されたデジタル信号の出力を制御する。並直列変換回路１５５の出力信号は、並直列変換部１０７の出力信号ＤＡＴＡとして、絶縁素子群１０９を介して制御ＣＰＵ１０５に入力される。

図３は、第１の実施形態のＡＤ変換システムにおける各信号のタイミングチャートである。図３に示すように、並直列変換部１０７に入力された制御信号ＣＮＴの論理状態がＬのときにクロック信号ＣＮＴ１が入力されると、並直列変換部１０７のシフト回路１５１を構成する最前段のＤ−ＦＦの出力信号Ｑ１がＨからＬに変化する。その後、クロック信号ＣＮＴ１が入力されるたびに、後段のＤ−ＦＦの出力信号がＨからＬに変化する。

上述したように、ＲＳ−ＦＦ１５３には最前段のＤ−ＦＦの出力信号Ｑ１及び最後段のＤ−ＦＦの出力信号Ｑ５が入力される。このため、ＲＳ−ＦＦ１５３が出力する動作許可信号ＣＳは、出力信号Ｑ１がＨからＬに変化すると共にＨからＬに変化し、その後、出力信号Ｑ５がＬからＨに変化すると共にＬからＨに変化する。また、変換開始指示回路１５７には制御信号ＣＮＴ１が入力され、そのインヒビット端子には出力信号Ｑ１が入力される。このため、変換開始指示回路１５７は、出力信号Ｑ１がＬのときの制御信号ＣＮＴ１と同じ信号を動作開始信号ＣＮＶＳＴとして出力する。ＡＤＣ１０３Ａ〜１０３Ｄは、動作開始信号ＣＮＶＳＴの論理状態がＨになるとＡＤ変換の動作を開始する。また、ＡＤＣ１０３Ａ〜１０３Ｄは、動作許可信号ＣＳの論理状態がＬのときに限ってＡＤ変換の動作を行う。

動作開始信号ＣＮＶＳＴの論理状態がＨになると、ＡＤＣ１０３Ａ〜１０３Ｄの動作が開始される。た、シフト回路１５１の出力信号Ｑ１〜Ｑ５は、クロック信号ＣＮＴ１の周期毎に順にＨからＬに変化する。上述したように、出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５を構成する各ゲート回路のインヒビット端子に入力されるため、並直列変換部１０７は、出力信号ＤＡＴＡとして、ＡＤＣ１０３Ａ〜１０３Ｄから出力された各デジタル信号を順に出力する。

以上説明したように、本実施形態によれば、複雑な回路のシーケンサを用いずに、簡単な構成の並直列変換部１０７等によって、パラレルに接続された複数のセンサーからのアナログ信号をシリアルなデジタル信号に変換することができる。また、上述したように、並直列変換部１０７のシフト回路１５１を構成するＤ−ＦＦの数は、「ＡＤ変換システムを構成するＡＤＣの数＋１」個であり、並直列変換回路１５５を構成するゲート回路の数は、ＡＤＣの数と同数である。したがって、ＡＤ変換システムを構成するＡＤＣの数が増減すれば、Ｄ−ＦＦの数及びゲート回路の数も同じく増減する。例えば、ＡＤＣがそれぞれ５つ設けられた場合、図２に一点鎖線で示したＤ−ＦＦは６個、ゲート回路の数は５個設けられる。このように、ＡＤＣの数が増加しても、簡単な回路であるＤ−ＦＦ及びゲート回路の追加で対応できるため、ＡＤ変換システムの回路規模の増大を最小限に抑えることができる。

（第２の実施形態）
図４は、第２の実施形態のＡＤ変換システムの構成を示すブロック図である。第２の実施形態のＡＤ変換システム２００が第１の実施形態のＡＤ変換システム１００と異なる点は、ＡＤＣへの入力信号として動作開始信号ＣＮＶＳＴが動作許可信号ＣＳと共用されていることである。これに伴い、後述するように、並直列変換部の回路構成も第１の実施形態とは一部異なる。この点以外は第１の実施形態と同様であり、図４において、第１実施形態と同一又は同等部分には同一符号又は相当符号を付して説明を簡略化又は省略する。

本実施形態のＡＤＣ２０３Ａ〜２０３Ｄには、本実施形態の並直列変換部２０７から出力された及び動作許可信号ＣＳが入力される。第１の実施形態のＡＤＣ１０３Ａ〜１０３Ｄには入力される動作開始信号ＣＮＶＳＴは、本実施形態のＡＤＣ２０３Ａ〜２０３Ｄには入力されない。ＡＤＣ２０３Ａ〜２０３Ｄは、動作許可信号ＣＳの論理状態がＬになるとＡＤ変換の動作を開始する。

図５は、第２の実施形態のＡＤ変換システムが備える並直列変換部の回路構成図である。図５に示すように、本実施形態の並直列変換部２０７は、第１の実施形態と同様に、シフト回路１５１、ＲＳ−ＦＦ１５３及び並直列変換回路１５５を備えるが、変換開始指示回路１５７は備えない。

図６は、第２の実施形態のＡＤ変換システムにおける各信号のタイミングチャートである。動作許可信号ＣＳの論理状態がＬになると、ＡＤＣ２０３Ａ〜２０３Ｄの動作が開始される。また、シフト回路の出力信号Ｑ１〜Ｑ５は、クロック信号ＣＮＴ１の周期毎に順にＨからＬに変化する。出力信号Ｑ１〜Ｑ４は、並直列変換回路１５５を構成する各ゲート回路のインヒビット端子に入力されるため、並直列変換部２０７は、出力信号ＤＡＴＡとして、第１の実施形態と同様に、ＡＤＣ２０３Ａ〜２０３Ｄから出力された各デジタル信号を順に出力する。

以上説明したように、本実施形態によれば、ＡＤＣ２０３Ａ〜２０３Ｄは、動作許可信号ＣＳの論理状態がＬになるとＡＤ変換の動作を開始するため、動作開始信号ＣＮＶＳＴを必要としない。したがって、並直列変換部２０７は変換開始指示回路１５７を有する必要がないため、並直列変換部２０７の回路規模を第１の実施形態よりも小さくできる。

１００，２００ ＡＤ変換システム
１０１Ａ〜１０１Ｄ センサー
１０３Ａ〜１０３Ｄ，２０３Ａ〜２０３Ｄ ＡＤ変換器（ＡＤＣ）
１０５ 制御ＣＰＵ
１０７，２０７ 並直列変換部
１０９ 絶縁素子群
１５１ シフト回路
１５３ ＮＡＮＤ型ＲＳフリップフロップ回路（ＲＳ−ＦＦ）
１５５ 並直列変換回路
１５７ 変換開始指示回路

Claims (3)

1. 複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムであって、
   前記複数のアナログ信号の各々を同一タイミングでＡＤ変換する複数のＡＤ変換部と、
   前記複数のＡＤ変換部から得られた複数のデジタル信号を並直列変換して、シリアルなデジタル信号を出力する並直列変換部と、
   前記並直列変換部が前記複数のデジタル信号を並直列変換するために必要な制御信号を、前記並直列変換部に供給する制御部と、を備え、
   前記並直列変換部は、
   「当該ＡＤ変換システムを構成する前記ＡＤ変換部の数＋１」個のＤフリップフロップが直列に接続して構成され、前記制御部からの前記制御信号が入力されるシフト回路と、
   前記複数のＡＤ変換部と同数の１入力１出力のゲート回路から構成され、前記シフト回路の各段のＤフリップフロップの出力信号に応じて、各ゲート回路に入力されたデジタル信号の出力を制御する並直列変換回路と、
   前記シフト回路の少なくとも一部を構成する最前段のＤフリップフロップ及び最後段のＤフリップフロップの各出力信号に基づいて、前記複数のＡＤ変換部の動作許可信号を出力するＡＤ変換動作制御部と、
   を有することを特徴とするＡＤ変換システム。
2. 請求項１に記載のＡＤ変換システムであって、
   前記並直列変換部は、前記最前段のＤフリップフロップの出力信号に応じて、前記シフト回路に入力されるクロック信号を、前記複数のＡＤ変換部の動作開始信号として出力するＡＤ変換動作開始部を有することを特徴とするＡＤ変換システム。
3. 請求項１又は２に記載のＡＤ変換システムであって、
   前記複数のＡＤ変換部の各々は、前記動作許可信号に応じて、入力されたアナログ信号を一定周期でサンプリングして、サンプリング値を一周期の間保持するホールド回路を有することを特徴とするＡＤ変換システム。

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