JP2015072728A - 半導体メモリ - Google Patents
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Abstract
【解決手段】複数の書込みポートを備えるSRAMにおいて、各書込みポートに対応し、1つのメモリセルに対する書き込みを指定する複数のワード線を備え、そのうちの少なくとも2本のワード線(AWL,BWL)のネゲートタイミングを同期させる。当該メモリセルに対する異なる値の書き込みの同時性が保証されるので、そのようなメモリセルを多数用いることにより、電源を制御することなくPUF−IDを安定して生成することができる。
【選択図】図2
Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
メモリセル(2)と前記メモリセルにデータを書き込むための複数の書込みポートを備える半導体メモリ(1)において、前記複数の書込みポートのそれぞれに対応し、前記メモリセルに対する書き込みを指定する、複数のワード線を備え、前記複数のワード線のうちの少なくとも2本のワード線(AWL,BWL)のネゲートタイミングを同期させるための制御を可能に構成される。
項1において、前記半導体メモリは、通常動作モードとPUF−ID生成モードとを有する。前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みを、互いに非同期で実行可能であり、前記PUF−ID生成モードでは、前記2本のワード線のネゲートタイミングを同期させる制御を実行可能に構成される。
項2において、前記半導体メモリには、前記複数の書込みポートのそれぞれに通常動作クロック(ACLK,BCLK)が入力され、さらにPUF−ID生成クロック(IDCLK)が入力される。前記半導体メモリは、前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みは、前記それぞれの通常動作クロックにそれぞれ同期して制御可能に構成され、前記PUF−ID生成モードでは、前記2本のワード線は、共に前記PUF−ID生成クロックに同期して制御可能に構成される。
項2において、前記半導体メモリには、前記複数の書込みポートのそれぞれにアドレス(AADRS,BADRS)と制御信号(ACTRL,BCTRL)が入力される。前記半導体メモリは、前記通常動作モードでは、前記2本のワード線は、前記複数の書込みポートのうちそれぞれ対応する書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成され、前記PUF−ID生成モードでは、前記2本のワード線は、共に、前記複数の書込みポートのうち1つの書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成される。
項4において、前記半導体メモリは、前記PUF−ID生成モードで、前記2本のワード線を互いに短絡するスイッチ(16)を備える。
項4において、前記半導体メモリは、前記2本のワード線に対応する2つの書込みポートに、それぞれに入力されるアドレスをデコードするアドレスデコーダ(15A,15B,26A,26B)と、前記通常動作モードで前記アドレスデコーダの出力に基づいて前記2本のワード線のうち対応するワード線を駆動する駆動回路(5A,5B)とをそれぞれ備える。前記半導体メモリは、前記PUF−ID生成モードで、一方のアドレスデコーダのデコード結果を他方のアドレスデコーダのデコード結果によって置換する切替え回路(25_1〜25_6)を備える。
項6において、前記2本のワード線に対応する2つの書込みポートのそれぞれが備える前記アドレスデコーダは、入力されるアドレスをデコードするプリデコード回路(15A,15B)と、前記プリデコード回路のプリデコード結果が入力され、対応するワード線を制御するための信号を生成可能なポストデコード回路(26A,26B)とを含んで構成される。前記切替え回路は、前記通常動作モードでは、前記プリデコード回路のプリデコード結果を対応するポストデコード回路(26A,26B)に入力し、前記PUF−ID生成モードでは、一方のアドレスデコーダのプリデコード結果を対応するポストデコード回路(26A)と、他方のアドレスデコーダのポストデコード回路(26B)とに共に入力可能に構成される。
項2から項7のいずれか1項において、前記半導体メモリには、前記複数の書込みポートのそれぞれに書込みデータ(ADATA,BDATA)が入力される。
第1アドレス(AADRS)が入力される第1ポートと、第2アドレス(BADRS)が入力される第2ポートと、複数のメモリセル(3)を含むメモリアレイ(2)を備える半導体メモリ(1)であって、以下のように構成される。
項9において、前記半導体メモリは、生成指示信号(IDGEN)が入力され、前記生成指示信号がアサートされているとき、前記第1ワード線のネゲートタイミングと前記第2ワード線のネゲートタイミングとを同期させるための制御を実行可能に構成される。
項10において、前記第1ポートにさらに第1クロック(ACLK)が入力され、前記第2ポートにさらに第2クロック(BCLK)が入力され、さらに第3クロック(IDCLK)が入力される。
項10において、前記半導体メモリは、前記第1ポートに第1駆動回路(5A)を含み、前記第2ポートに第2駆動回路(5B)を含む。
項10において、前記半導体メモリは、前記第1ポートは第1制御回路(6A)と第1駆動回路(5A)とを含み、前記第2ポートは第2制御回路(6B)と第2駆動回路(5B)とを含む。
項13において、前記第1制御回路は、前記第1アドレスをプリデコードして第1プリデコード結果を出力する第1プリデコード回路(15A)と、前記第1駆動回路を駆動する第1ポストデコード回路(26A)とを含む。前記第2制御回路は、前記第2アドレスをプリデコードして第2プリデコード結果を出力する第2プリデコード回路(15B)と、前記第2駆動回路を駆動する第2ポストデコード回路(26B)とを含む。
項10から項14のいずれか1項において、前記第1ポートに第1書込みデータ(ADATA)が入力され、前記第2ポートに第2書込みデータ(BDATA)が入力される。
実施の形態について更に詳述する。
図1は、実施形態1に係る半導体メモリ1の概略ブロック図である。半導体メモリ1は、複数のメモリセル3で構成されるメモリアレイ2と、ワード線駆動回路5A,5Bを含むワード線駆動部(WLD)4と、2つの書込みポートを持つ。半導体メモリ1は、1つのポート(Aポートと呼ぶ)に制御部(CTRL−A)6Aと入出力部(I/O−A)7Aとを備え、アドレスAADRSと制御信号ACTRLとデータADATAが入力され、もう1つのポート(Bポートと呼ぶ)に制御部(CTRL−B)6Bと入出力部(I/O−B)7Bとを備え、アドレスBADRSと制御信号BCTRLとデータBDATAが入力される。アドレスAADRSとBADRS、データADATAとBDATAは、特に制限されないが、それぞれ複数ビットで構成される。制御信号ACTRLとBCTRLも、複数種の制御信号、例えばチップセレクトCS,ライトイネーブルWE,リードRD/WT等によって構成されてもよい。
2本のワード線AWLとBWLのネゲートタイミングを同期させるための、半導体メモリ1の回路の構成例について説明する。
実施形態2は、半導体メモリ1がポート毎に入力されるクロックに同期して動作する、同期回路で構成されていること前提とした実施形態である。しかし、上述のようにアサートタイミングとネゲートタイミングを内部回路の遅延時間によって形成するように設計すると、製造ばらつきによっては必ずしも同期動作とならない場合がある。製造ばらつきのうち絶対ばらつきは問題ないが、相対ばらつきがあると、同期動作が損なわれる。本実施形態は、ワード線のタイミング生成回路の動作がクロック同期か非同期かに関わらず、PUF−IDを生成させるための2本のワード線を互いに短絡することによって、ネゲートタイミングが同期するように構成するものである。
図10は、実施形態4に係る半導体メモリ1の構成例を示す部分的な回路図である。
以上述べた実施形態2から4においては、同じメモリセルに異なるデータを書き込むために、互いにビット反転した2つのデータを生成して入力する例を示した。本実施形態5では、同じメモリセルに書き込む異なるデータを、半導体メモリ1の内部で自動生成するための回路について説明する。
2 メモリアレイ
3 メモリセル
4 ワード線駆動部(WLD)
5 ワード線駆動回路
6 制御部(CTRL−A,CTRL−B)
7 入出力部(I/O−A,I/O−B)
8 ビット線駆動回路
9 トランスファゲート
10 記憶素子
11 センスアンプ
12 PUF−ID生成制御部(IDGENCTL)
13 通常動作のための論理回路(LOGIC−A,LOGIC−B)
14 通常動作のためのクロック生成回路(CPG−A,CPG−B)
15 アドレスプリデコーダ
16 スイッチ
21 セレクタ
22 インバータ
23 クロックドインバータ
24 バッファ
25 クロックドバッファ(トライステートバッファ)
26 NANDゲート
27 ANDゲート
28 ORゲート
29 フリップフロップ
AWL、BWL ワード線
ABT,ABB,BBT,BBB ビット線
ADDRS,BDDRS アドレス
ACTRL,BCTRL 制御信号
ACLK,BCLK 通常動作クロック
IDCLK PUF−ID生成クロック
IDGEN PUF−ID生成指示信号
Claims (15)
- メモリセルと前記メモリセルにデータを書き込むための複数の書込みポートを備える半導体メモリにおいて、前記複数の書込みポートのそれぞれに対応し、前記メモリセルに対する書き込みを指定する、複数のワード線を備え、前記複数のワード線のうちの少なくとも2本のワード線のネゲートタイミングを同期させるための制御を可能に構成される、半導体メモリ。
- 請求項1において、通常動作モードとPUF−ID生成モードとを有し、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みを、互いに非同期で実行可能であり、
前記PUF−ID生成モードでは、前記2本のワード線のネゲートタイミングを同期させる制御を実行可能に構成される、半導体メモリ。 - 請求項2において、前記複数の書込みポートのそれぞれに通常動作クロックが入力され、さらにPUF−ID生成クロックが入力され、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへのデータの書き込みは、前記それぞれの通常動作クロックにそれぞれ同期して制御可能に構成され、
前記PUF−ID生成モードでは、前記2本のワード線は、共に前記PUF−ID生成クロックに同期して制御可能に構成される、半導体メモリ。 - 請求項2において、前記複数の書込みポートのそれぞれにアドレスと制御信号が入力され、
前記通常動作モードでは、前記2本のワード線は、前記複数の書込みポートのうちそれぞれ対応する書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成され、
前記PUF−ID生成モードでは、前記2本のワード線は、共に、前記複数の書込みポートのうち1つの書込みポートに入力されるアドレスと制御信号に基づいて制御可能に構成される、半導体メモリ。 - 請求項4において、前記PUF−ID生成モードで、前記2本のワード線を互いに短絡するスイッチを備える、半導体メモリ。
- 請求項4において、前記2本のワード線に対応する2つの書込みポートは、それぞれに入力されるアドレスをデコードするアドレスデコーダと、前記通常動作モードで前記アドレスデコーダの出力に基づいて前記2本のワード線のうち対応するワード線を駆動する駆動回路とをそれぞれ備え、
前記PUF−ID生成モードで、一方のアドレスデコーダのデコード結果を他方のアドレスデコーダのデコード結果によって置換する切替え回路を備える、半導体メモリ。 - 請求項6において、前記2本のワード線に対応する2つの書込みポートのそれぞれが備える前記アドレスデコーダは、入力されるアドレスをデコードするプリデコード回路と、前記プリデコード回路のプリデコード結果が入力され、対応するワード線を制御するための信号を生成可能なポストデコード回路とを含んで構成され、
前記切替え回路は、前記通常動作モードでは、前記プリデコード回路のプリデコード結果を対応するポストデコード回路に入力し、前記PUF−ID生成モードでは、一方のアドレスデコーダのプリデコード結果を対応するポストデコード回路と、他方のアドレスデコーダのポストデコード回路とに共に入力可能に構成される、半導体メモリ。 - 請求項2において、前記複数の書込みポートのそれぞれに書込みデータが入力され、
前記通常動作モードでは、前記複数の書込みポートから前記メモリセルへは、前記それぞれの書込みデータを書込み可能に構成され、
前記PUF−ID生成モードで、前記複数の書込みポートのうち前記2本のワード線に対応する2つの書込みポートに対して、それぞれに対応して入力される書込みデータに代えて、互いにビット反転されたデータを入力可能な、書込みデータ切替え回路をさらに備える、半導体メモリ。 - 第1アドレスが入力される第1ポートと、第2アドレスが入力される第2ポートと、複数のメモリセルを含むメモリアレイを備える半導体メモリであって、
前記複数のメモリセルのそれぞれは、第1スイッチと第2スイッチと記憶素子とを備え、第1ワード線と第2ワード線と第1ビット線と第2ビット線とに接続され、前記第1スイッチは前記第1ワード線がアサートされたときに前記第1ビット線の信号を前記記憶素子へ転送し、前記第2スイッチは前記第2ワード線がアサートされたときに前記第2ビット線の信号を前記記憶素子へ転送可能に構成され、
同一メモリセルに接続される第1ワード線と第2ワード線が共にアサートされた後、前記第1ワード線のネゲートタイミングと前記第2ワード線のネゲートタイミングとを同期させるための制御を可能に構成される、半導体メモリ。 - 請求項9において、生成指示信号が入力され、前記生成指示信号がアサートされているとき、前記第1ワード線のネゲートタイミングと前記第2ワード線のネゲートタイミングとを同期させるための制御を実行可能に構成される、半導体メモリ。
- 請求項10において、前記第1ポートにさらに第1クロックが入力され、前記第2ポートにさらに第2クロックが入力され、さらに第3クロックが入力され、
前記生成指示信号がアサートされていないとき、前記第1ポートは前記第1クロックに同期して動作して前記第1ワード線をアサートしネゲートする制御を行い、前記第2ポートは前記第2クロックに同期して動作して前記第2ワード線をアサートしネゲートする制御を行い、
前記生成指示信号がアサートされているとき、前記第1ポートと前記第2ポートは共に前記第3クロックに同期して動作して、前記第1ワード線と前記第2ワード線のそれぞれをアサートしネゲートする制御を実行可能に構成される、半導体メモリ。 - 請求項10において、前記第1ポートは第1駆動回路を含み、前記第2ポートは第2駆動回路を含み、
前記生成指示信号がアサートされていないとき、前記第1ワード線は前記第1駆動回路によって駆動され、前記第2ワード線は前記第2駆動回路によって駆動され、
前記生成指示信号がアサートされているとき、前記第1ワード線と前記第2ワード線は、共に前記第1駆動回路によって駆動される、半導体メモリ。 - 請求項10において、前記第1ポートは第1制御回路と第1駆動回路とを含み、前記第2ポートは第2制御回路と第2駆動回路とを含み、
前記生成指示信号がアサートされていないとき、前記第1制御回路は前記第1アドレスをデコードした第1デコード結果を前記第1駆動回路に供給し、前記第1駆動回路は前記第1デコード結果に基づいて前記第1ワード線を駆動し、前記第2制御回路は前記第2アドレスをデコードした第2デコード結果を前記第2駆動回路に供給し、前記第2駆動回路は前記第2デコード結果に基づいて前記第2ワード線を駆動し、
前記生成指示信号がアサートされているとき、前記第1制御回路は前記第1アドレスをデコードした第1デコード結果を前記第1駆動回路と前記第2駆動回路に供給し、前記第1駆動回路は前記第1デコード結果に基づいて前記第1ワード線を駆動し、前記第2駆動回路は前記第1デコード結果に基づいて前記第2ワード線を駆動する、半導体メモリ。 - 請求項13において、前記第1制御回路は、前記第1アドレスをプリデコードして第1プリデコード結果を出力する第1プリデコード回路と、前記第1駆動回路を駆動する第1ポストデコード回路とを含み、前記第2制御回路は、前記第2アドレスをプリデコードして第2プリデコード結果を出力する第2プリデコード回路と、前記第2駆動回路を駆動する第2ポストデコード回路とを含み、
前記生成指示信号がアサートされていないとき、前記第1プリデコード結果は前記第1ポストデコード回路に供給され、前記第2プリデコード結果は前記第2ポストデコード回路に供給され、
前記生成指示信号がアサートされているとき、前記第1プリデコード結果は、前記第1ポストデコード回路と前記第2ポストデコード回路とに供給される、半導体メモリ。 - 請求項10において、前記第1ポートに第1書込みデータが入力され、前記第2ポートに第2書込みデータが入力され、
前記第1ポートから前記メモリセルへは前記第1書込みデータを書込み可能であり、前記第2ポートから前記メモリセルへは前記第2書込みデータを書込み可能に構成され、
前記PUF−ID生成モードで、前記第1書込みデータを所定のビット列に固定し、前記第2書込みデータを前記所定のビット列の各ビットの値を反転したビット列に固定する、書込みデータ生成回路をさらに備える、半導体メモリ。
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