TW201447905A - 整合式位準移位鎖存電路及這種鎖存電路的操作方法 - Google Patents

整合式位準移位鎖存電路及這種鎖存電路的操作方法 Download PDF

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Abstract

本發明提供一種整合式位準移位鎖存電路及此種電路之操作方法，該鎖存電路接收在第一電壓域中之輸入信號及產生在第二電壓域中之輸出信號。鎖存電路包括在第二電壓域中操作且經配置以在以下階段中操作之資料保持電路系統：一透明階段，其中根據輸入信號，資料值經歷位準移位功能且被寫入至資料保持電路系統中；以及一鎖存階段，其中不管在鎖存階段期間之輸入信號之任何改變，保持在透明階段期間被寫入至資料保持電路系統中之資料值。控制電路系統經配置以接收時脈信號且控制資料保持電路系統以在時脈信號之第一階段期間在透明階段中操作且在時脈信號之第二階段期間在鎖存階段中操作。寫入電路系統經配置以在透明階段期間根據輸入信號藉由控制資料保持電路系統之至少一個內部節點之電壓來將資料值寫入至資料保持電路系統中。另外，爭用緩和電路系統經配置以接收輸入信號且在透明階段期間降低橫跨資料保持電路系統內之至少一個組件之電壓降，藉此協助寫入電路系統在透明階段期間變更至少一個內部節點之電壓。此舉提供更具面積及功率效益且可在第一電壓域與第二電壓域之電壓之間具有相對大變化之情況下操作之特別高效能解決方案。

Description

整合式位準移位鎖存電路及這種鎖存電路的操作方法
本發明係關於一種整合式位準移位鎖存電路及這種鎖存電路的操作方法。
在需要使信號自一個電壓域流通至一不同電壓域時使用一位準移位器電路。在現代資料處理系統中，資料處理系統之某些部分在與一或更多個其他部分不同之電壓域中操作正變得越來越常見。舉例而言，積體電路內之趨勢係對嵌入式記憶體(諸如，SRAM記憶體)之日益常見之使用。隨著製程幾何之大小降低，記憶體內之個別記憶體單元正變得較不穩定。為降低積體電路之功率消耗，需要降低積體電路內之組件之操作電壓。然而，在可對積體電路(包括與記憶體裝置有關之存取邏輯電路系統)內之組件中之諸多組件進行此降低時，情況往往為需要較高電壓來驅動記憶體裝置內之記憶體單元陣列以增強彼等單元之穩定性。因此，嵌入式SRAM位元格可使用較高電壓供應來保證狀態保持，同時系 統之其餘部分(包括用於存取記憶體裝置內之彼等位元格之存取邏輯電路系統)可使用較低電壓供應以降低功率消耗。為了維持效能，且降低切換功率，提供位準移位器以使信號在此等域之間流通。
在較低電壓域中產生之信號往往需要在較高電壓域內之處理之前被鎖存。因此，考慮記憶體裝置之實例，常常將使用鎖存電路系統鎖存在較低電壓域中由存取邏輯電路系統產生之各個信號，然後在含有位元格陣列之較高電壓域內之進一步處理。常見做法是，首先將較低電壓域之周邊上之此等信號位準移位至較高電壓域，且隨後將彼等信號鎖存在較高電壓域中。
美國專利第4,978,870號描述使用傳統位準移位器且隨後使用獨立鎖存電路以使輸入信號能夠被位準移位且隨後接著被鎖存之技術。使用此種方法之一個問題係由於獨立位準移位器電路系統及後續鎖存電路系統之存在，該電路系統具有相對大面積及功率消耗。亦將需要提供較高效能解決方案。
美國專利第6,351,173號描述用於積體電路之輸入/輸出區段之整合式位準移位鎖存。對於此專利中描述之電路，使用該電路之可能的電壓移位範圍取決於設計內之NMOS組件與PMOS組件之大小比。隨著所要求之位準移位之程度增加，在移位操作中涉及之潛時將增加且最終可導致電路系統之失敗。此情況在現代資料處理系統中變得越來越顯著，在現代資料處理系統中在計及電源容差變化及IR下降時，在 較低電壓域與較高電壓域之間的電壓差可達400mV。
美國專利2012/0044009 A1描述位準移位鎖存電路。然而，在所描述之實施中，鎖存器不受時控，且由此不提供真實同步鎖存，如在諸多實施中將要求真實同步鎖存，諸如在存取邏輯電路系統與記憶體裝置內之位元格陣列之間的介面處要求真實同步鎖存。此外，輸入不受時脈閘控，所以輸入中之任何改變可影響「鎖存」狀態。
共同擁有且同在申請中之專利申請案US 2008/0157848 A1描述供在電壓域之間使用之位準移位電路，該電路能夠對較低電壓域與較高電壓域之間的大範圍電壓差進行有效操作，該案之全文內容以引用之方式併入至本文中。然而，將需要在此種位準移位器電路之後提供獨立鎖存電路以執行較早述及之位準移位及鎖存功能。
將需要提供一種整合式位準移位鎖存電路，該電路具有改良之效能，且與在獨立鎖存電路之前提供位準移位電路相比係在面積及功率方面更有效，但與已知的整合解決方案相比，該整合式位準移位鎖存電路亦可適應較低電壓域與較高電壓域之間的電壓之增加的變化。
自第一態樣之角度，本發明提供一種用於接收在第一電壓域中之輸入信號且產生在第二電壓域中之輸出信號之整合式位準移位鎖存電路，該第一電壓域以提供第一電壓位準及共用電壓位準之第一電壓供應操作且該第二電壓域以提供第二電壓位準及該共用電壓位準之第二電壓供應操作，該 整合式位準移位鎖存電路包含：資料保持電路系統，該電路系統在該第二電壓域中操作且經配置以在以下階段中操作：一透明階段，其中根據輸入信號，資料值經歷位準移位功能且被寫入至資料保持電路系統中；以及一鎖存階段，其中不管在鎖存階段期間之輸入信號之任何改變，保持在透明階段期間被寫入至資料保持電路系統中之資料值，且彼被保持資料值形成該輸出信號；控制電路系統，該電路系統經配置以接收時脈信號且控制資料保持電路系統以在時脈信號之第一階段期間在該透明階段中操作且在時脈信號之第二階段期間在該鎖存階段中操作；寫入電路系統，該電路系統經配置以在透明階段期間根據輸入信號藉由控制資料保持電路系統之至少一個內部節點之電壓來將該資料值寫入至該資料保持電路系統中；及爭用緩和電路系統，該電路系統經配置以接收該輸入信號且在該透明階段期間降低橫跨資料保持電路系統內之至少一個組件之電壓降，藉此協助該寫入電路系統在透明階段期間變更該至少一個內部節點之電壓。
根據本發明，在鎖存之透明階段期間，資料保持電路系統能夠在資料寫入至資料保持電路系統中時執行位準移位功能。在一個實施例中，經由提供回饋機構之資料保持電路系統內之組件之佈置執行此位準移位功能。然而，資料保持電路系統內之組件之佈置意謂，在透明階段期間，當寫入電路系統設法變更至少一個內部節點上之電壓時，資料保持電路系統內之至少一個組件之動作抵制寫入電路系統之動作。然而，根據本發明，在透明階段期間使用爭用緩和電路 系統以降低橫跨此種組件之電壓降，從而協助寫入電路系統變更彼至少一個內部節點之電壓。
與在獨立鎖存電路之前提供位準移位電路之傳統方法相比，此種方法產生提供顯著效能、功率消耗及面積節省益處之整合式位準移位鎖存電路。此外，即使當在第一電壓域與第二電壓域之間存在顯著電壓差時，本發明之整合式位準移位鎖存電路亦可有效地操作。
所描述實施例之整合式位準移位鎖存電路尤其有利地用於第二電壓域與第一電壓域相比處於較高電壓(亦即，第二電壓位準與共用電壓位準之間的差異高於第一電壓位準與共用電壓位準之間的差異)之情況中。
爭用緩和電路系統可以各種方式佈置。然而，在一個實施例中，爭用緩和電路系統在第二電壓域中操作，且基於該第一電壓域中之輸入信號在該透明階段期間提供防止短路路徑經由透明階段中之整合式位準移位鎖存電路發生之電阻路徑。此佈置從而保護電路系統避免潛在短路路徑發生，同時亦協助寫入電路系統在透明階段期間變更至少一個內部節點上之電壓。
在一個實施例中，爭用緩和電路系統連接在第一節點與第二節點之間，且控制電路系統之第一部分與爭用緩和電路系統在該第一節點與該第二節點之間並聯連接。在鎖存階段中，該控制電路系統之彼第一部分使第一節點與第二節點連接以藉此防止爭用緩和電路系統在鎖存階段期間操作。此舉將用於限制爭用緩和電路系統之動作的簡單且有效機構 提供至透明階段，由此避免在鎖存階段期間由爭用緩和電路系統消耗之任何功率。
在一個實施例中，第二節點包含第一第二節點部分及第二第二節點部分，且在至少透明階段中，第一第二節點部分與第二第二節點部分彼此不連接以允許第一第二節點部分處之電壓位準不同於第二第二節點部分處之電壓位準。此情況允許爭用緩和電路系統在透明階段期間更容易降低橫跨資料保持電路系統內之(諸)相關組件之電壓降。
雖然在一個實施例中，第一第二節點部分與第二第二節點部分可在鎖存階段中繼續彼此不連接，但在替代性實施例中，該控制電路系統之第一部分經配置以在鎖存階段期間連接第一第二節點部分與第二第二節點部分。此連接可(例如)藉由使電晶體包括在連接於第一第二節點部分與第二第二節點部分之間的控制電路系統之第一部分內來實現，且受時脈信號控制使得第一第二節點部分與第二第二節點部分在透明階段期間彼此不連接，但在鎖存階段期間連接至彼此。此種電晶體將藉由確保第一第二節點部分與第二第二節點部分兩者在鎖存階段期間處於相同電壓來提供均衡功能。此舉從而移除可起因於控制電路系統之第一部分之其他組件中之變化之任何影響，從而改良電路系統對變化之抗擾性，且潛在地改良產出率。
爭用緩和電路系統可採取各種形式，但在一個實施例中包含連接於該第一節點與該第一第二節點部分之間的第一PMOS電晶體電路系統，以及連接於該第一節點與該第二 第二節點部分之間的第二PMOS電晶體電路系統。
爭用緩和電路系統亦可置放在整合式位準移位鎖存電路內之各個位置處。在一個實施例中，爭用緩和電路系統連接於第二電壓位準與該資料保持電路系統之第一端之間。然而，在替代性實施例中，爭用緩和電路系統可連接於資料保持電路系統之內部節點之間。在一些情況中，此替代性方法可產生更佳關閉特性，從而進一步使得寫入電路系統在透明階段期間改變至少一個內部節點上之電壓的任務容易。
在此替代性方法之一個特定配置中，資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對，且爭用緩和電路系統連接於該交叉耦合反相器對之PMOS電晶體與NMOS電晶體之間。
資料保持電路系統可採取各種形式。在一個實施例中，不管爭用緩和電路系統置放在整合式位準移位鎖存電路內之何處，資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對，且控制電路系統經配置以在該透明階段期間去能該交叉耦合反相器對之NMOS電晶體。
將資料保持電路系統置放在透明階段中之時脈訊號之第一階段及將資料保持電路系統置放在鎖存階段中之時脈訊號之第二階段可取決於實施而發生變化。舉例而言，在一個實施例中，時脈信號之第一階段係邏輯0位準，且時脈信號之第二階段係邏輯1位準，而在替代性實施例中，時脈信號之第一階段係邏輯1位準，且時脈信號之第二階段係邏輯0 位準。
在一個實施例中，可在第一電壓域中產生時脈信號，而在替代性實施例中，可在第二電壓域中產生時脈信號。在一個實施例中，當在第二域中產生時脈信號時，此情況允許降低用於形成寫入電路系統之下拉組件之堆疊大小。
在資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對之一個實施例中，具有在透明階段期間由爭用緩和電路系統降低之電壓降之至少一個組件係該等PMOS電晶體之至少一者。
自第二態樣之角度，本發明提供一種操作整合式位準移位鎖存電路之方法，該整合式位準移位鎖存電路經配置以接收在第一電壓域中之輸入信號且產生在第二電壓域中之輸出信號，該第一電壓域以提供第一電壓位準及共用電壓位準之第一電壓供應操作且該第二電壓域以提供第二電壓位準及該共用電壓位準之第二電壓供應操作，該方法包含以下步驟：採用在該第二電壓域中操作之資料保持電路系統以在以下階段中操作：一透明階段，其中根據輸入信號，資料值經歷位準移位功能且被寫入至資料保持電路系統中；以及一鎖存階段，其中不管在鎖存階段期間之輸入信號之任何改變，保持在透明階段期間被寫入至資料保持電路系統中之資料值；將該被保持資料值輸出為該輸出信號；根據所接收時脈信號來控制資料保持電路系統以在時脈信號之第一階段期間在該透明階段中操作且在時脈信號之第二階段期間在該鎖存階段中操作；在透明階段期間根據輸入信號藉由控制資料保 持電路系統之至少一個內部節點之電壓來將該資料值寫入至該資料保持電路系統中；及在該透明階段期間採用爭用緩和電路系統以基於該輸入信號降低橫跨資料保持電路系統內之至少一個組件之電壓降，藉此協助該寫入步驟在透明階段期間變更該至少一個內部節點之電壓。
自第三態樣之角度，本發明提供一種用於接收在第一電壓域中之輸入信號且產生在第二電壓域中之輸出信號之整合式位準移位鎖存電路，該第一電壓域以提供第一電壓位準及共用電壓位準之第一電壓供應操作且該第二電壓域以提供第二電壓位準及該共用電壓位準之第二電壓供應操作，該整合式位準移位鎖存電路包含：資料保持手段，該手段用於在該第二電壓域中操作且用於在以下階段中操作：一透明階段，其中根據輸入信號，資料值經歷位準移位功能且被寫入至資料保持手段中；以及一鎖存階段，其中不管在鎖存階段期間之輸入信號之任何改變，保持在透明階段期間被寫入至資料保持手段中之資料值，且彼保持資料值形成該輸出信號；控制手段，該手段用於接收時脈信號且用於控制資料保持手段以在時脈信號之第一階段期間在該透明階段中操作且在時脈信號之第二階段期間在該鎖存階段中操作；寫入手段，該手段用於在透明階段期間根據輸入信號藉由控制資料保持手段之至少一個內部節點之電壓來將該資料值寫入至該資料保持手段中；及爭用緩和手段，該手段用於接收該輸入信號且在該透明階段期間降低橫跨資料保持手段內之至少一個組件之電壓降，藉此協助該寫入手段在透明階段期間變更 該至少一個內部節點之電壓。
自第四態樣之角度，本發明提供儲存記憶體編譯器電腦程式之電腦程式儲存媒體(例如，非暫時性儲存媒體)，該記憶體編譯器電腦程式用於控制電腦以自與記憶體編譯器電腦程式有關之記憶體架構產生記憶體裝置之執行個體，該記憶體架構指定對定義用於組合彼等電路元件之規則之電路元件及資料的定義，使得所產生之該執行個體指定併入有根據本發明之第一態樣之整合式位準移位鎖存電路之記憶體裝置。
10‧‧‧記憶體裝置
20‧‧‧存取邏輯電路系統
30‧‧‧位元格陣列
40‧‧‧位準向上移位功能
50‧‧‧位準向下移位功能
55‧‧‧路徑
60‧‧‧路徑
65‧‧‧箭頭
75‧‧‧路徑
100‧‧‧PMOS電晶體P3/資料保持電路系統
105‧‧‧NMOS電晶體N4/資料保持電路系統
110‧‧‧PMOS電晶體P4/資料保持電路系統
115‧‧‧NMOS電晶體N5/資料保持電路系統
120‧‧‧節點/內部節點
125‧‧‧節點/內部節點
130‧‧‧NMOS電晶體N3
135‧‧‧PMOS電晶體P5
140‧‧‧PMOS電晶體P6
145‧‧‧PMOS電晶體P7
150‧‧‧PMOS電晶體P1/爭用緩和電路系統
155‧‧‧PMOS電晶體P2/爭用緩和電路系統
160‧‧‧NMOS電晶體N1
165‧‧‧NMOS電晶體N2
170‧‧‧NMOS電晶體N0
200‧‧‧節點
205‧‧‧節點
300‧‧‧時脈信號
305‧‧‧點
310‧‧‧點/後續上升邊緣
315‧‧‧值IN0
400‧‧‧記憶體編譯器
410‧‧‧記憶體架構
500‧‧‧通用電腦
502‧‧‧中央處理單元
504‧‧‧隨機存取記憶體
506‧‧‧唯讀記憶體
508‧‧‧網路介面卡
510‧‧‧硬碟驅動機
512‧‧‧顯示驅動器
514‧‧‧監視器
516‧‧‧使用者輸入/輸出電路
518‧‧‧鍵盤
520‧‧‧滑鼠
將僅以舉例方式參照如在隨附圖式中所圖示之本發明之實施例進一步描述本發明，其中：第1圖係根據已知佈置之記憶體裝置之方塊圖；第2圖圖示根據一個實施例之整合式位準移位鎖存電路；第3圖示意性圖示根據一個實施例之第2圖之電路系統之透明階段及鎖存階段；第4A圖及第4B圖圖示根據一個實施例之第2圖之整合式位準移位鎖存電路分別在透明階段與鎖存階段中之操作；第5A圖及第5B圖提供第2圖之整合式位準移位鎖存電路在透明階段與鎖存階段兩者中之操作之特定實例；第6圖圖示根據一替代性實施例之整合式位準移位鎖存電路； 第7A圖及第7B圖圖示根據進一步替代性實施例之整合式位準移位鎖存電路；第8A圖及第8B圖圖示根據又進一步替代性實施例之整合式位準移位鎖存電路；第9圖係示意性圖示操作記憶體編譯器以產生包括所描述實施例之一或更多個整合式位準移位鎖存電路之記憶體執行個體之圖；及第10圖係電腦系統之圖，對該電腦系統執行記憶體編譯器操作以產生符合上文所描述實施例之記憶體執行個體。
第1圖係示意性圖示記憶體裝置10之方塊圖，其中記憶體裝置之存取邏輯電路系統20提供於第一電壓域中，該第一電壓域以提供第一電壓位準VDDP及接地電壓位準(未圖示)之第一電壓供應操作，而位元格陣列30提供於第二電壓域中，該第二電壓域以提供第二電壓位準VDDC及接地電壓位準之第二電壓供應操作。第二電壓位準VDDC高於第一電壓位準VDDP。此情況使存取邏輯電路系統20能夠以降低之功率消耗操作，而位元格陣列30以足以保證狀態保持之電壓位準操作。
存取邏輯電路系統20將經由路徑55接收多個控制信號，此等控制信號識別寫入異動、讀取異動、彼等異動之位址等。該存取邏輯電路系統20亦將經由路徑60接收寫入資料，以在位元格陣列30內執行寫入異動之，且將經由路徑 75輸出由位元格陣列30內執行之讀取異動引起之讀取資料。如熟習此項技術者將理解，存取邏輯電路系統20將包括多個組件，諸如：位址鎖存器；字線解碼電路系統之各個級，該等級解碼位址以產生適當字線賦能信號以啟動位元格陣列30內之經定位址列；寫入資料路徑邏輯電路，該電路用於在寫入操作期間控制位元格陣列內之位元線上之電壓；以及各個讀取資料路徑邏輯電路，用於回應於讀取操作處理位元格陣列之資料讀出。因此，對於寫入操作，將產生用於發給位元格陣列30之多個信號(由第1圖中之箭頭65所示意性圖示之此等信號)。此等信號將需要經歷位準向上移位功能40以將彼等信號之電壓自較低電壓域轉換至較高電壓域。類似地，經由路徑70自位元格30讀出之任何資料將需要經歷位準向下移位功能50以將電壓位準自較高電壓域轉換至較低電壓域，隨後彼等信號由存取邏輯電路系統20處理。
位準向上移位電路系統40與位準向下移位電路系統50相比通常實施起來更具問題(事實上，在諸多情況中可不需要特定位準向下移位電路系統)，因為在執行位準向上移位時，存在形成可引起顯著功率消耗且可潛在地產生短路電流路徑之各個直流路徑之可能性。隨後所描述實施例之整合式位準移位鎖存電路尤其適用於實施位準向上移位功能40，同時亦能夠鎖存所得位準移位信號。
第2圖示意性圖示根據一個實施例之一整合式位準移位鎖存電路。此電路內之PMOS電晶體及NMOS電晶體之佈置提供多個功能。首先，由PMOS電晶體P3 100及PMOS 電晶體P4 110結合NMOS電晶體N4 105及NMOS電晶體N5 115形成資料保持電路。由於此兩個PMOS電晶體與兩個NMOS電晶體互連之方式，資料保持電路系統形成一交叉耦合反相器對。資料保持電路系統使用供應電壓VDDC及接地電壓在第二電壓域(亦即，較高電壓域)中操作，且經配置以在透明階段中操作，在該透明階段中，可藉由儲存一對內部節點120、125上之相反邏輯值(亦即，在節點120處之邏輯1值及在節點125處之邏輯0值，或者在節點120處之邏輯0值及在節點125處之邏輯1值)來將資料值寫入至資料保持電路系統中。在透明階段期間將什麼資料值寫入至資料保持電路將取決於輸入信號IN之值。
在鎖存之透明階段期間，資料保持電路系統100、105、110、115在資料寫入至該等資料保持電路系統中時亦執行位準移位功能。此位準移位功能由於提供回饋機構之資料保持電路系統內之組件之佈置來執行，且使資料保持電路即使在於較低電壓域與較高電壓域之間存在相對大差異時亦能夠執行有效位準移位。
在透明階段之後，資料保持電路進入鎖存階段，在該鎖存階段中，不管在鎖存階段期間之輸入信號之任何改變，保持在透明階段期間被寫入至資料保持電路系統中之資料值。
由三個PMOS電晶體135、140、145及NMOS電晶體N3 130形成控制電路系統。此等電晶體根據時脈信號CK及反相時脈信號CKB操作，以便控制資料保持電路系統在時 脈信號之第一階段期間在透明階段中操作及在時脈信號之第二階段期間在鎖存階段中操作。
在圖示於第2圖中之特定配置中，電路充當階段2位準移位鎖存，使得透明階段及鎖存階段如第3圖中所圖示。詳言之，在時脈信號300之上升邊緣上，觸發輸入資料中之改變，使得在上升時脈邊緣之後，輸入資料旋即過渡至值IN0 315。在時脈信號之高階段之後，時脈在點305處過渡至邏輯0位準，此發起第2圖之鎖存之透明階段。在此期間，取決於輸入資料IN0之值更新資料保持電路之內部節點120、125。在後續上升邊緣310上，資料保持電路隨後進入鎖存階段，其中在點310處之IN0之值隨後保持在資料保持電路內，且被提供為由信號CORED及反相版本之CORED(在第2圖中標記為NCORED)之一者形成之輸出信號。
返回至第2圖，兩個NMOS電晶體N1 160及NMOS電晶體N2 165結合NMOS電晶體N0 170形成寫入電路系統。詳言之，在透明階段期間，當時脈信號係低的(且CKB因此係高的)時，接通NMOS電晶體N0 170，啟動NMOS電晶體N1 160及NMOS電晶體N2 165使得根據需要取決於輸入信號IN及反相版本之輸入信號INB來調整內部節點120、125處之電壓。
然而，資料保持電路系統內之組件之較早論述之回饋佈置意謂，當寫入電路系統在透明階段期間設法變更至少一個內部節點上之電壓時，資料保持電路系統內之PMOS組件100、110之一者之動作將用於阻止寫入電路系統之動作。
為了緩和此問題，根據第2圖之實施例採用爭用緩和電路系統。詳言之，如在第2圖中所圖示，由經佈置以分別接收輸入信號IN及反相輸入信號INB之PMOS電晶體P1 150及PMOS電晶體P2 155提供爭用緩和電路系統。如稍後將更詳細地論述，在透明階段期間，爭用緩和電路系統降低資料保持電路內之PMOS電晶體P3 100及PMOS電晶體P4 110之一者之電壓降，以便在輸入資料IN需要反轉彼等節點上之電壓之情況中協助寫入電路系統內之NMOS電晶體N1 160及NMOS電晶體N2 165變更資料保持電路之內部節點120、125上之電壓。
第4A圖示意性圖示在透明階段期間去能第2圖之電路系統之哪個組件，在此實施例中，在時脈信號CK係處於邏輯0位準時發生透明階段。因為時脈信號CK處於邏輯0位準，所以此情況將去能電晶體N3 130，此又將去能資料保持電路系統內之兩個NMOS電晶體N4 105及NMOS電晶體N5 115。此外，因為反相時脈信號CKB將處於邏輯1位準，所以此情況將有效地去能控制電路系統內之三個PMOS電晶體P5 135、PMOS電晶體P6 140及PMOS電晶體P7 145。
應注意，輸入信號IN及INB產生於較低電壓域中。在一個實施例中，時脈信號CK及CKB亦產生於此較低電壓域中。在彼情形中，應注意，在較低電壓域中產生之CKB信號之邏輯1值將不會完全斷開PMOS電晶體P5 135、PMOS電晶體P6 140及PMOS電晶體P7 145，但通常斷開該等PMOS電晶體至足以對透明階段中之此電路系統之操作無顯著影 響。在替代性實施例中，時脈信號CK及其反相版本CKB事實上產生於較高VDDC電壓域中，由此將完全斷開PMOS電晶體135、140及145。此情況允許相對於時脈信號產生於較低電壓域中之實施例進一步降低NMOS電晶體N1 160、NMOS電晶體N2 165及NMOS電晶體N0 170之大小。
第4B圖圖示第2圖之電路系統之鎖存階段。鎖存階段在時脈信號CK係處於邏輯1位準時發生，且因此反相區塊信號CKB將處於邏輯0位準。此情況將使NMOS電晶體N0 170斷開，藉此亦去能兩個NMOS電晶體N1 160及NMOS電晶體N2 165。相反地，因為反相時脈信號CKB處於邏輯0位準，所以此情況將接通三個PMOS電晶體135、140、145，藉此防止在鎖存階段期間之爭用緩和電路系統150、155之操作。
現將進一步參考特定實例圖示第2圖之電路系統之操作，如在第5A圖及第5B圖中所示意性圖示。在此實例中，如在第5A圖中所圖示，假定在透明階段開始時，節點120儲存邏輯1位準，且節點125儲存邏輯0位準。然而，在透明階段期間，輸入信號IN自邏輯0過渡至較低電壓域中之邏輯1位準，且相反地，反相輸入信號INB自邏輯1位準過渡至邏輯0位準。如較早參考第4A圖所論述，在透明階段期間，全部斷開電晶體N3 130、電晶體N4 105、電晶體N5 115、電晶體P5 135、電晶體P6 140及電晶體P7 145。另外，當INB之值過渡至邏輯0位準時，此情況亦斷開NMOS電晶體N2 165。
在輸入值IN過渡至邏輯1位準時，此情況將接通 NMOS電晶體160，以使NMOS電晶體開始使節點120上之電壓朝向邏輯0位準放電(應注意，CKB信號亦處於邏輯1位準，因此接通NMOS電晶體N0 170)。然而，應注意，由於信號INB及CKB產生於較低電壓域中，將不完全接通NMOS電晶體N1 160及NMOS電晶體N0 170(在替代性實施例中，若時脈信號產生於較高電壓域中，則將完全接通電晶體N0 170，但即使在彼實施例中，輸入信號將已產生於較低電壓域中且因此將不完全接通電晶體N1 160)。
在圖示於第5A圖中之特定實例中，將發現，起初，至PMOS電晶體P3 100之輸入將處於邏輯0位準，且因此此PMOS電晶體將被強力接通，且將設法朝向邏輯1位準拉引節點120。因此，此舉引起一些爭用，因為NMOS電晶體N1 160之動作必須克服PMOS電晶體P3 100之相反動作。
為協助此程序，爭用緩和電路系統150、155部署在透明階段中。詳言之，當經由邏輯0值INB完全接通PMOS電晶體P2 155時，藉由輸入信號IN處於較低電壓域VDDP之邏輯1值來不完全斷開PMOS電晶體P1 150。此情況因此產生經由PMOS電晶體P1 150之電阻路徑，引起在節點200處之有效電壓降，PMOS電晶體P3 100連接至該節點200。此舉降低橫跨PMOS電晶體P3 100之電壓降，且因此削弱彼PMOS電晶體之操作，協助NMOS電晶體N1 160克服PMOS電晶體P3 100之動作。
雖然此情況暫時產生經由電晶體P1 150、電晶體P3 100、電晶體N1 160及電晶體N0 170之直流電路徑，但此直 流路徑係相對短暫的，且一旦狀態反轉，PMOS電晶體P3 100將被強力斷開，移除彼直流路徑。
電路隨後進入如在第5B圖中所圖示之鎖存階段。如較早所論述，三個PMOS電晶體P5 135、PMOS電晶體P6 140及PMOS電晶體P7 145在此時被強力接通，由此將節點200、205連接至高壓供應VDDC。此舉有效地撤消爭用緩和電路系統150、155之操作。因為電晶體N1 160、電晶體N2 165及電晶體N0 170在此相中被去能，所以輸入信號沒有變化可影響儲存於資料保持電路系統內之資料，且因此資料值被安全地鎖存在高電壓域中，其中CORED輸出處於邏輯0位準，且NCORED輸出處於高電壓域中之邏輯1值。
雖然第2圖之電路系統圖示階段2位準移位鎖存，但相同電路系統可容易用於僅藉由反轉時脈輸入來提供階段1位準移位鎖存，使得先前接收時脈信號CK之所有組件現接收時脈信號CKB，且先前接收信號CKB之所有組件現接收時脈信號CK。此種佈置係圖示於第6圖中。因此，當使用第6圖之電路系統時，在時脈信號之邏輯1位準期間發生透明階段，且在時脈信號之邏輯0階段期間發生鎖存階段。
在第2圖及第6圖中，藉由確保節點200、205在鎖存階段期間均處於完全相同電壓，PMOS電晶體P7 145提供均衡功能。此舉因此移除可起因於PMOS電晶體P5 135及PMOS電晶體P6 140中之變化產生之任何影響。此舉因此改良電路系統對變化之抗擾性，由此潛在地改良產出率。
然而，包括PMOS電晶體P7 145增加時脈信號路徑 上之負載。在諸多情況中，需要儘可能多地降低時脈信號路徑上之電容，且因此在替代性實施例中可省略PMOS電晶體P7 145。第7A圖圖示可用於形成對第2圖之電路系統之替代性實施例以因此提供階段2位準移位鎖存之所得電路系統。類似地，第7B圖圖示可用於替代第6圖之電路系統以提供階段1位準移位鎖存之所得電路系統。
雖然在先前描述之實施例中，爭用緩和電路系統及由PMOS電晶體135、140、145形成之控制電路系統之部分位於高電壓供應VDDC與資料保持電路系統之一端之間，但不一定以此方式佈置組件。詳言之，第8A圖圖示第7A圖之電路系統之替代版本，其中較早述及之爭用緩和及控制電路系統組件置放於資料保持電路系統之PMOS電晶體P3 100、PMOS電晶體P4 110與NMOS電晶體N4 105、NMOS電晶體N5 115之間。該電路系統之操作與較早參考第2圖之第一實施例論述之操作相同(除了缺失均衡PMOS電晶體P7 145之外)。然而，在一些實施(例如，其中體效應可存在於電晶體中之實施)中已發現，此佈置可提供更佳斷路特性，使寫入電路系統更易於在操作之透明階段期間反轉資料保持裝置之內部狀態。
類似地，第8B圖圖示可用於提供階段1位準移位鎖存之類似佈置，且第8B圖與第8A圖之間的僅有差異再次為時脈信號已被反相。
第9圖示意性圖示可如何自參考記憶體架構410之記憶體編譯器400產生根據上述實施例包括一或更多個整合 式位準移位鎖存電路之記憶體執行個體。記憶體架構410指定對定義用於組合彼等電路元件以產生記憶體執行個體之規則之電路元件及資料之定義。對記憶體執行個體之特定要求經由圖形使用者介面(GUI)進入記憶體編譯器400作為輸入參數。如熟習此項技術者將理解，此等輸入參數可指定所要記憶體執行個體之各個態樣，例如定義記憶體陣列之大小、記憶體陣列之多工佈置、各個可選特徵結構(諸如，功率閘控特徵結構)之選擇、待支援之內建式自測試(BIST)模式等。
記憶體編譯器400隨後基於輸入參數及記憶體架構410產生所需記憶體執行個體。根據一個實施例，記憶體編譯器包括在存取邏輯電路系統與記憶體裝置內之位元格陣列之間的一或更多個整合式位準移位鎖存電路，每一整合式位準移位鎖存電路具有參考較早諸圖描述之形式。
第10圖示意性圖示可用於實施上述記憶體編譯操作以產生記憶體執行個體之類型之通用電腦500。通用電腦500包括中央處理單元502、隨機存取記憶體504、唯讀記憶體506、網路介面卡508、硬碟驅動機510、顯示驅動器512及監視器514，以及具有鍵盤518及滑鼠520之使用者輸入/輸出電路516，以上全部經由共用匯流排522來連接。在操作中，中央處理單元502將執行可儲存在隨機存取記憶體504、唯讀記憶體506及硬碟驅動機510之一或更多者中或經由網路介面卡508動態下載之電腦程式指令。可經由顯示驅動器512及監視器514對使用者顯示所執行之處理之結果。可經由使用者輸入輸出電路516自鍵盤518或滑鼠520接收用於控 制通用電腦500之操作之使用者輸入(由此例如可經由此機構輸入用於決定所需記憶體執行個體之某些性質之輸入參數)。將理解，可以各種不同電腦語言書寫電腦程式。電腦程式可儲存且分散於記錄媒體上或動態下載至通用電腦500。當在適當電腦程式之控制下操作時，通用電腦500可執行上述記憶體編譯器操作且可被視為形成用於執行上述記憶體編譯器操作之設備。通用電腦500之架構可顯著變化且第10圖僅為一個實例。
自上述實施例，將理解此等實施例提供與在輸入鎖存之前使用單獨的輸入位準移位器相比具有更佳效能且在面積及功率方面更有效之整合式位準移位鎖存電路。另外，電路能夠克服兩個電壓域中之相對大差異而不引入顯著潛時，且同時確保正確操作。
儘管本文已描述特定實施例，但將理解，本發明不受限於此且可在本發明之範疇內對彼等實施例作出諸多修改及添加。舉例而言，可將以下附屬請求項之特徵結構與獨立請求項之特徵結構作出各種組合而不脫離本發明之範疇。
100‧‧‧PMOS電晶體P3/資料保持電路系統
105‧‧‧NMOS電晶體N4/資料保持電路系統
110‧‧‧PMOS電晶體P4/資料保持電路系統
115‧‧‧NMOS電晶體N5/資料保持電路系統
120‧‧‧節點/內部節點
125‧‧‧節點/內部節點
130‧‧‧NMOS電晶體N3
135‧‧‧PMOS電晶體P5
140‧‧‧PMOS電晶體P6
145‧‧‧PMOS電晶體P7
150‧‧‧PMOS電晶體P1/爭用緩和電路系統
155‧‧‧PMOS電晶體P2/爭用緩和電路系統
160‧‧‧NMOS電晶體N1
165‧‧‧NMOS電晶體N2
170‧‧‧NMOS電晶體N0

Claims (20)

  1. 一種用於接收在一第一電壓域中之一輸入信號且產生在一第二電壓域中之一輸出信號之整合式位準移位鎖存電路，該第一電壓域以提供一第一電壓位準及一共用電壓位準之一第一電壓供應操作且該第二電壓域以提供一第二電壓位準及該共用電壓位準之一第二電壓供應操作，該整合式位準移位鎖存電路包含：資料保持電路系統，該電路系統在該第二電壓域操作且經配置以在以下階段中操作：一透明階段，其中根據該輸入信號，一資料值經歷一位準移位功能且被寫入至該資料保持電路系統中；以及一鎖存階段，其中不管在該鎖存階段期間該輸入信號之任何改變，保持在該透明階段期間被寫入至該資料保持電路系統中之該資料值，且彼被保持資料值形成該輸出信號；控制電路系統，該電路系統經配置以接收一時脈信號且控制該資料保持電路系統以在該時脈信號之一第一階段期間在該透明階段中操作且在該時脈信號之一第二階段期間在該鎖存階段中操作；寫入電路系統，該電路系統經配置以該透明階段期間根據該輸入信號藉由控制該資料保持電路系統之至少一個內部節點之一電壓來將該資料值寫入至該資料保持電路系統中；及爭用緩和電路系統，該電路系統經配置以接收該輸入信號且在該透明階段期間降低橫跨該資料保持電路系統內之至 少一個組件之一電壓降，藉此協助該寫入電路系統在該透明階段期間變更該至少一個內部節點之該電壓。
  2. 如請求項1所述之整合式位準移位鎖存電路，其中該第二電壓位準與該共用電壓位準之間的一差異高於該第一電壓位準與該共用電壓位準之間的一差異。
  3. 如請求項2所述之整合式位準移位鎖存電路，其中該爭用緩和電路系統在該第二電壓域中操作，且基於該第一電壓域中之該輸入信號在該透明階段期間提供防止一短路路徑經由該透明階段中之該整合式位準移位鎖存電路發生之一電阻路徑。
  4. 如請求項1所述之整合式位準移位鎖存電路，其中經由提供一回饋機構之該資料保持電路系統內之組件之一佈置執行該位準移位功能。
  5. 如請求項1所述之整合式位準移位鎖存電路，其中：該爭用緩和電路系統連接於一第一節點與一第二節點之間；該控制電路系統之一第一部分與該爭用緩和電路系統在該第一節點與該第二節點之間並聯連接，在該鎖存階段中，該控制電路系統之該第一部分使該第一節點與該第二節點連接以藉此防止該爭用緩和電路系統在該鎖存階段期間操作。
  6. 如請求項5所述之整合式位準移位鎖存電路，其中該第二節點包含一第一第二節點部分及一第二第二節點部分，在至少該透明階段中，該第一第二節點部分與該第二第二節點部分彼此不連接以允許該第一第二節點部分處之該電壓位準不同於該第二第二節點部分處之該電壓位準。
  7. 如請求項6所述之整合式位準移位鎖存電路，其中該控制電路系統之該第一部分在該鎖存階段期間經配置以連接該第一第二節點部分與該第二第二節點部分。
  8. 如請求項6所述之整合式位準移位鎖存電路，其中該爭用緩和電路系統包含連接於該第一節點與該第一第二節點部分之間的第一PMOS電晶體電路系統，以及連接於該第一節點與該第二第二節點部分之間的第二PMOS電晶體電路系統。
  9. 如請求項1所述之整合式位準移位鎖存電路，其中該爭用緩和電路系統連接於該第二電壓位準與該資料保持電路系統之一第一端之間。
  10. 如請求項1所述之整合式位準移位鎖存電路，其中該爭用緩和電路系統連接於該資料保持電路系統之內部節點之間。
  11. 如請求項10所述之整合式位準移位鎖存電路，其中該資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對，且該爭用緩和電路系統連接於該交叉耦合反相器對之該等PMOS電晶體與該等NMOS電晶體之間。
  12. 如請求項1所述之整合式位準移位鎖存電路，其中：該資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對；及該控制電路系統經配置以在該透明階段期間去能該交叉耦合反相器對之該等NMOS電晶體。
  13. 如請求項1所述之整合式位準移位鎖存電路，其中該時脈信號之該第一階段係一邏輯0位準，且該時脈信號之該第二階段係一邏輯1位準。
  14. 如請求項1所述之整合式位準移位鎖存電路，其中該時脈信號之該第一階段係一邏輯1位準，且該時脈信號之該第二階段係一邏輯0位準。
  15. 如請求項1所述之整合式位準移位鎖存電路，其中該時脈信號產生於該第一電壓域中。
  16. 如請求項1所述之整合式位準移位鎖存電路，其中該時脈信號產生於該第二電壓域中。
  17. 如請求項1所述之整合式位準移位鎖存電路，其中該資料保持電路系統包含由PMOS電晶體與NMOS電晶體形成之一交叉耦合反相器對，且具有在該透明階段期間由該爭用緩和電路系統降低之電壓降之該至少一個組件係該等PMOS電晶體之至少一者。
  18. 一種操作一整合式位準移位鎖存電路之方法，該整合式位準移位鎖存電路經配置以接收在一第一電壓域中之一輸入信號且產生在一第二電壓域中之一輸出信號，該第一電壓域以提供一第一電壓位準及一共用電壓位準之一第一電壓供應操作且該第二電壓域以提供一第二電壓位準及該共用電壓位準之一第二電壓供應操作，該方法包含以下步驟：採用在該第二電壓域中操作之資料保持電路系統以在以下階段中操作：一透明階段，其中根據該輸入信號，一資料值經歷一位準移位功能且被寫入至該資料保持電路系統中，以及一鎖存階段，其中不管在該鎖存階段期間之該輸入信號之任何改變，保持在該透明階段期間被寫入至該資料保持電路系統中之該資料值；將該被保持資料值輸出為該輸出信號；依賴一所接收時脈信號來控制該資料保持電路系統以在該時脈信號之一第一階段期間在該透明階段中操作且在該時脈信號之一第二階段期間在該鎖存階段中操作； 在該透明階段期間根據該輸入信號藉由控制該資料保持電路系統之至少一個內部節點之一電壓來將該資料值寫入至該資料保持電路系統中；及在該透明階段期間採用爭用緩和電路系統以基於該輸入信號降低橫跨該資料保持電路系統內之至少一個組件之一電壓降，藉此協助該寫入步驟在該透明階段期間變更該至少一個內部節點之該電壓。
  19. 一種用於接收在一第一電壓域中之一輸入信號且產生在一第二電壓域中之一輸出信號之整合式位準移位鎖存電路，該第一電壓域以提供一第一電壓位準及一共用電壓位準之一第一電壓供應操作且該第二電壓域以提供一第二電壓位準及該共用電壓位準之一第二電壓供應操作，該整合式位準移位鎖存電路包含：資料保持手段，該手段用於在該第二電壓域中操作且用於在以下階段中操作：一透明階段，其中根據該輸入信號，一資料值經歷一位準移位功能且被寫入至該資料保持手段中；以及一鎖存階段，其中不管在該鎖存階段期間之該輸入信號之任何改變，保持在該透明階段期間被寫入至該資料保持手段中之該資料值；控制手段，該手段用於接收一時脈信號且控制該資料保持手段以在該時脈信號之一第一階段期間在該透明階段中操作且在該時脈信號之一第二階段期間在該鎖存階段中操作； 寫入手段，該手段用於在該透明階段期間根據該輸入信號藉由控制該資料保持手段之至少一個內部節點之一電壓來將該資料值寫入至該資料保持手段中；及爭用緩和手段，該手段用於接收該輸入信號且在該透明階段期間降低橫跨該資料保持手段內之至少一個組件之一電壓降，藉此協助該寫入手段在該透明階段期間變更該至少一個內部節點之該電壓。
  20. 一種儲存一記憶體編譯器電腦程式之電腦程式儲存媒體，該記憶體編譯器電腦程式用於控制一電腦以自與該記憶體編譯器電腦程式有關之一記憶體架構產生一記憶體裝置之一執行個體，該記憶體架構指定對定義用於組合彼等電路元件之規則之電路元件及資料之一定義，使得所產生之該執行個體指定併入有如請求項1所述之一整合式位準移位鎖存電路之一記憶體裝置。
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