JP3521568B2 - ラッチ機能付きレベルシフタ回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、液晶表示装置の
ＴＦＴ（thin film transistor）駆動用ドライバＩＣに
用いて好適なラッチ機能付きレベルシフタ回路に関す
る。 【０００２】 【従来の技術】従来より、液晶表示装置の駆動方式とし
てＴＦＴ駆動方式がある。ＴＦＴ駆動方式は階調表示の
品質が高く、画面の明るさやコントラストが優れ、表示
画質が高いという特徴を有している。また、応答速度が
速い、視野角が広いといった画質以外の性能面において
も優れている。 【０００３】このＴＦＴ駆動方式の原理を、図３を参照
して説明する。この図において、５０は薄膜トランジス
タであり、外部からソース線５１を通して電圧が入力さ
れ、ゲート線５２に電圧が印加された時、ソース線５１
に入力された電圧を液晶層５３に印加する。これにより
液晶層５３の液晶分子は角度を変え、図示せぬバックラ
イトからの光を通過させる。また階調表示は、ソース線
５１に入力する電圧を変化させ、液晶層５３の液晶分子
の角度を制御することにより行われる。 【０００４】そして、液晶ディスプレイは図３に示す回
路をマトリクス状に多数（例えばＶＧＡ（video graphi
cs array）の場合、６４０×４８０個）配置することに
よって構成されている。このような液晶ディスプレイに
おいては、ＴＦＴ駆動用のドライバＩＣ（以下、単にド
ライバＩＣという）によって各行の薄膜トランジスタに
各々画像データに基づく電圧を印加し、また、１行毎に
薄膜トランジスタを順次ＯＮしていくことにより、画像
の表示を行っている。 【０００５】上述したドライバＩＣには、従来、外部か
ら入力される階調制御用のデジタルデータを保持するデ
ータラッチ部等３Ｖの電圧で駆動する回路と、上記デジ
タルデータに基づいて液晶ディスプレイの各薄膜トラン
ジスタに電圧を印加するドライバ部等５Ｖの電圧で駆動
する回路が含まれているが、その理由はおよそ次の通り
である。一般に、昨今のデジタルＩＣにおいては、低消
費電力化を図るためその駆動電圧を従来の５Ｖから３Ｖ
にしたものを用いる傾向があり、同様の理由から上記ド
ライバＩＣのデータラッチ部においても、駆動電圧とし
て３Ｖが使用されている。 【０００６】一方、ドライバ部においては、液晶分子を
階調制御する場合、制御する階調数に合わせて駆動電圧
を重み付けする都合上、駆動電圧が低くなるとそれだけ
電圧変化ステップも小さくなり、階調制御の精度を維持
するのが困難になる。ましてや、カラー液晶ディスプレ
イにおいてフルカラー表示を行う場合、赤，緑，青の各
表示色を２５６階調制御する必要があり、この場合、ド
ライバ部の駆動電圧が高い程階調制御の精度を保ち易
い。このような理由からドライバ部の駆動電圧には、従
来通り５Ｖの電圧が用いられている。 【０００７】このように、１つのＩＣ内に異なる電圧で
駆動する回路が混在するドライバＩＣにおいては、デー
タラッチ部から出力される３Ｖ系の信号を５Ｖ系の信号
に昇圧するレベルシフト部が設けられている。図４に、
上述したデータラッチ部とレベルシフト部の回路構成を
示す。この図において、６０はデータラッチ部であり、
７０はレベルシフト部である。また、データラッチ部６
０は、各々ＰチャネルまたはＮチャネルＦＥＴによって
構成される回路６１ａ，６１ｂおよび回路６２からなっ
ている。 【０００８】回路６１ａは直列に接続されたＰチャネル
ＦＥＴ（電界効果トランジスタ）６１１，６１２とＮチ
ャネルＦＥＴ６１３，６１４からなり、ＰチャネルＦＥ
Ｔ６１１のソースに３Ｖの電圧が印加され、Ｎチャネル
ＦＥＴ６１４のソースが接地されている。また、Ｎチャ
ネルＦＥＴ６１４のゲートにはクロック信号φが入力さ
れ、ＰチャネルＦＥＴ６１１のゲートにはクロック信号
φの反転信号＊φが入力されている。さらに、Ｐチャネ
ルＦＥＴ６１２とＮチャネルＦＥＴ６１３のゲートに
は、デジタルデータのビット信号Ｄが外部から入力さ
れ、また、ＰチャネルＦＥＴ６１２とＮチャネルＦＥＴ
６１３の接続点Ａ（図４参照）の信号は回路６２とレベ
ルシフト部に出力される。 【０００９】回路６１ｂは、回路６１ａと同一の構成を
有するが、ＰチャネルＦＥＴ６１１のゲートにはクロッ
ク信号φが入力され、ＮチャネルＦＥＴ６１４のゲート
には反転クロック信号＊φが入力されている。また、Ｐ
チャネルＦＥＴ６１２とＮチャネルＦＥＴ６１３のゲー
トは、回路６２の出力と接続され、ＰチャネルＦＥＴ６
１２とＮチャネルＦＥＴ６１３の接続点Ａ’（図４参
照）は回路６２の入力に接続されている。 【００１０】回路６２は、直列に接続されたＰチャネル
ＦＥＴ６２１とＮチャネルＦＥＴ６２２からなり、Ｐチ
ャネルＦＥＴ６２１のソースに３Ｖの電圧が印加され、
ＮチャネルＦＥＴ６２２のソースが接地されている。ま
た、ＰチャネルＦＥＴ６２１とＮチャネルＦＥＴ６２２
のゲートは、共に回路６１ａのＡ点および回路６１ｂの
Ａ’点と接続されている。さらに、ＰチャネルＦＥＴ６
２１とＮチャネルＦＥＴ６２２の接続点Ｂ（図４参照）
の信号は、回路６１ｂのＰチャネルＦＥＴ６１２および
ＮチャネルＦＥＴ６１３のゲートと、レベルシフト部７
０にそれぞれ出力される。 【００１１】一方、レベルシフト部７０は、Ｎチャネル
ＦＥＴ７０１，７０２およびＰチャネルＦＥＴ７０３，
７０４により構成されている。そして、ＮチャネルＦＥ
Ｔ７０１とＰチャネルＦＥＴ７０３のドレインが互いに
接続され、ＰチャネルＦＥＴ７０３のソースに５Ｖの電
圧が印加され、また、ＮチャネルＦＥＴ７０１のソース
は接地されている。また、ＮチャネルＦＥＴ７０１とＰ
チャネルＦＥＴ７０３の接続点はＰチャネルＦＥＴ７０
４のゲートとも接続されており、ＮチャネルＦＥＴ７０
１のゲートは回路６２の出力と接続されている。 【００１２】さらに、ＮチャネルＦＥＴ７０２とＰチャ
ネルＦＥＴ７０４のドレインは互いに接続され、Ｐチャ
ネルＦＥＴ７０４のソースに５Ｖの電圧が印加され、Ｎ
チャネルＦＥＴ７０２のソースは接地されている。ま
た、ＮチャネルＦＥＴ７０２とＰチャネルＦＥＴ７０４
の接続点はＰチャネルＦＥＴ７０３のゲートに接続され
ると共に、図示せぬドライバ部と接続されている。そし
てＮチャネルＦＥＴ７０２のゲートは回路６１ａの出力
と接続されている。 【００１３】上述した図４の回路における動作は、ま
ず、データラッチ部６０において、クロック信号φが
「１」（ここでは電圧３Ｖとする）、反転クロック信号
＊φが「０」（ここでは電圧０Ｖとする）の時、回路６
１ｂはディスエブル状態になり、一方、回路６１ａはイ
ネーブル状態になって、外部から入力されるビット信号
Ｄを反転してその信号＊Ｄをレベルシフト部７０のＮチ
ャネルＦＥＴ７０２のゲートと回路６２に出力する。ま
た、回路６２は反転されたビット信号＊Ｄをさらに反転
してレベルシフト部７０のＮチャネルＦＥＴ７０１のゲ
ートに出力する。 【００１４】ここで、例えばビット信号Ｄが「１」であ
った場合、レベルシフト部７０のＮチャネルＦＥＴ７０
２のゲートには「０」が、また、ＮチャネルＦＥＴ７０
１のゲートには「１」が入力される。これにより、Ｎチ
ャネルＦＥＴ７０１がＯＮ、また、ＮチャネルＦＥＴ７
０２がＯＦＦになることで、ＰチャネルＦＥＴ７０４が
ＯＮとなり、図示せぬドライバ部に対して５Ｖの電圧が
出力される。 【００１５】一方、ビット信号Ｄが「０」であった場
合、レベルシフト部７０のＮチャネルＦＥＴ７０２のゲ
ートには「１」が、また、ＮチャネルＦＥＴ７０１のゲ
ートには「０」が入力される。これにより、Ｎチャネル
ＦＥＴ７０１がＯＦＦ、ＮチャネルＦＥＴ７０２がＯＮ
になることで、ＰチャネルＦＥＴ７０３がＯＮとなって
ＰチャネルＦＥＴ７０４のゲートに「１」を出力する。
したがって、ＰチャネルＦＥＴ７０４はＯＦＦになり、
また、一端が接地されたＮチャネルＦＥＴ７０２がＯＮ
になっているので、図示せぬドライバ部に対して０Ｖが
出力される。 【００１６】次にクロック信号φが「０」、反転クロッ
ク信号＊φが「１」になると、回路６１ａがディスエブ
ル状態になり、回路６１ｂがイネーブル状態になるの
で、上述した回路６１ａから出力された信号は、回路６
１ｂと回路６２とにより形成されるループによって保持
され、これにより、レベルシフト部７０から出力される
電圧も、次にクロック信号φが「１」、反転クロック信
号＊φが「０」になるまで保持される。このように、図
４の回路は、外部から入力される３Ｖ系のビット信号を
保持し、また、その信号の電圧を５Ｖに昇圧して図示せ
ぬドライバ部へ出力する。 【００１７】また、上述したドライバＩＣを例えばＣ−
ＭＯＳ（complementary metal oxide semiconductor）
により実際にＩＣ化する場合、そのＩＣチップのレイア
ウトは図５に示すように、３Ｖの電圧によって駆動する
回路を一列に配した回路列（以下、３Ｖ系のローとい
う）８０と、５Ｖの電圧によって駆動する回路を一列に
配した回路列（以下、５Ｖ系のローという）９０の２種
類のローが必要になる。一例として、この図において各
ローの幅は約８０μｍの長さを有し、各ローは約４０μ
ｍの間隔をもって形成されるものとする。 【００１８】図６は上述したローの詳細なレイアウトを
示すもので、この図では３Ｖ系のローにおける図４のデ
ータラッチ部６０の回路６２のレイアウトを示してい
る。この図において、８１は３Ｖの電源ラインであり、
８２はＰチャネルＦＥＴ（図４のＰチャネルＦＥＴ６２
１に相当）、８３はＮチャネルＦＥＴ（図４のＮチャネ
ルＦＥＴ６２２に相当）、８４は回路６２の入力ライ
ン、８５は回路６２の出力ライン、８６は接地ラインを
示している。また、電源ライン８１と接地ライン８６
は、図６中、左右方向に延伸しており、その電源ライン
８１と接地ライン８６の間に図４のデータラッチ部６０
の他の回路も形成されている。 【００１９】そして、上述した各回路が形成されたＩＣ
チップは、リードフレーム上に搭載後、樹脂封止され
て、あるいはＴＡＢテープ上に搭載されて、あるいは直
接液晶表示装置のガラス板上に搭載されて、ドライバＩ
Ｃとして用いられる。また、図７に示すように、一般に
ドライバＩＣ９５は、液晶表示装置本体１００の額縁部
分（同図中斜線部）において、同図中、Ｘ方向に一列に
実装されている。 【００２０】 【発明が解決しようとする課題】ところで、一般に液晶
表示装置の設計上、解像度を保ちつつ液晶表示装置本体
をより小型化するために、図７に示すように、液晶表示
装置本体１００の額縁部分の幅をできるだけ狭くするこ
とが大きな課題の１つになっている。したがって、この
課題を解決するには、図７において液晶表示装置本体１
００額縁部分のＹ方向の長さをできるだけ短くし、液晶
表示部分１１０の幅（Ｘ方向の長さ）を大きく越えるこ
となくドライバＩＣ９５を配置する必要がある。 【００２１】また、一般に額縁部分のＹ方向の長さをで
きるだけ短くするために、図８に示すように、ドライバ
ＩＣのＩＣチップ９６の形状を横長の長方形として、前
述したロー８０，９０をＩＣチップ９６の短手方向に並
べるようにレイアウトし、そしてＩＣチップ９６の長手
方向が図７のＸ方向となるように、ドライバＩＣ９５を
液晶表示装置本体１００の額縁部分に実装させている。
したがって、ＩＣチップ９６の短手方向に形成するロー
の数を少なくすることにより、液晶表示装置本体１００
の額縁部分のＹ方向を短くすることができるが、例えば
図５に示すようなレイアウトでは必然的に額縁部分のＹ
方向の長さが長くなってしまう。 【００２２】さらに、ＩＣチップに形成するトランジス
タの数を減らすことも、ＩＣチップの小型化、延いては
液晶表示装置本体を小型化する有効な手段であり、ま
た、トランジスタの削減は、製造工程の簡略化，歩留ま
りの向上，低消費電力化等、液晶表示装置本体の小型化
以外の効果も期待できる。 【００２３】この発明は、このような事情に鑑みてなさ
れたものであり、液晶表示装置のドライバＩＣを構成す
るに当たり、そのレイアウトにおいてローの数を削減
し、かつ、より少ないトランジスタで上記ドライバＩＣ
を構成できるラッチ機能付きレベルシフタ回路を提供す
ることを目的としている。 【００２４】 【００２５】 【００２６】 【課題を解決するための手段】請求項１記載の発明は、
第１レベルの２値デジタル信号である第１レベルビット
信号（Ｄ）が入力されたゲートを有する第１のＮチャネ
ル電界効果トランジスタ（１）と、前記第１レベルビッ
ト信号を反転した第１レベル反転ビット信号（＊Ｄ）が
入力されたゲートを有する第２のＮチャネル電界効果ト
ランジスタ（２）と、前記第１，第２のＮチャネル電界
効果トランジスタのソースに接続されたドレイン、第１
レベルの２値デジタル信号であるクロック信号（φ）が
入力されたゲート、および、接地されたソースとを有す
る第３のＮチャネル電界効果トランジスタ（３）と、前
記第１レベルの２値デジタル信号のハイレベルの電圧よ
りも高い電圧が各々ソースに印加された第１，第２のＰ
チャネル電界効果トランジスタ（４，５）であって、該
第１のＰチャネル電界効果トランジスタのドレインが該
第２のＰチャネル電界効果トランジスタのゲートおよび
前記第１のＮチャネル電界効果トランジスタのドレイン
に接続され、該第２のＰチャネル電界効果トランジスタ
のドレインが該第１のＰチャネル電界効果トランジスタ
のゲートおよび前記第２のＮチャネル電界効果トランジ
スタのドレインに接続された第１，第２のＰチャネル電
界効果トランジスタと、前記第１のＰチャネル電界効果
トランジスタのドレインに接続されたドレインを有する
第４のＮチャネル電界効果トランジスタ（６）と、前記
第２のＰチャネル電界効果トランジスタのドレインに接
続されたドレインを有する第５のＮチャネル電界効果ト
ランジスタ（７）と、前記第４，第５のソースに接続さ
れたドレイン、前記クロック信号（φ）を反転した反転
クロック信号（＊φ）が入力されたゲート、および、接
地されたソースとを有する第６のＮチャネル電界効果ト
ランジスタ（８）と、前記第１のＰチャネル電界効果ト
ランジスタのドレインに接続されたゲートおよび接地さ
れたソースを有する第７のＮチャネル電界効果トランジ
スタ（９）と、前記第２のＰチャネル電界効果トランジ
スタのドレインに接続されたゲートおよび接地されたソ
ースを有する第８のＮチャネル電界効果トランジスタ
（１０）と、前記第１，第２のＰチャネル電界効果トラ
ンジスタのソースに印加された電圧と同じ電圧が各々ソ
ースに印加された第３，第４のＰチャネル電界効果トラ
ンジスタ（１１，１２）であって、該第３のＰチャネル
電界効果トランジスタのドレインが該第４のＰチャネル
電界効果トランジスタのゲート、前記第４のＮチャネル
電界効果トランジスタのゲート、および、前記第７のＮ
チャネル電界効果トランジスタのドレインに接続され、
該第４のＰチャネル電界効果トランジスタのドレインが
該第３のＰチャネル電界効果トランジスタのゲート、前
記第５のＮチャネル電界効果トランジスタのゲート、お
よび、前記第８のＮチャネル電界効果トランジスタのド
レインに接続された第３，第４のＰチャネル電界効果ト
ランジスタとを具備してなり、前記第３，第４のＰチャ
ネル電界効果トランジスタの各ドレインがそれぞれ外部
と接続されることを特徴とするラッチ機能付きレベルシ
フタ回路である。 【００２７】 【発明の実施の形態】以下、図面を参照して、この発明
の一実施例について説明する。図１は本実施例における
ラッチ機能付きレベルシフタ回路であり、１，２はＮチ
ャネルＦＥＴであり、ＮチャネルＦＥＴ１のゲートに
は、外部から入力される第１レベルの電圧ＶL （ここで
は３Ｖとする）系のデジタル信号としてビット信号Ｄが
入力され、ＮチャネルＦＥＴ２のゲートには、上記ビッ
ト信号を反転した信号＊Ｄが入力される。 【００２８】また、ＮチャネルＦＥＴ１，２のソースは
１点で接続され、ＮチャネルＦＥＴ３のドレインと接続
されている。そして、このＮチャネルＦＥＴ３のソース
は接地されており、そのゲートにはＶL 系の制御信号
（ここではクロック信号φとする）が入力されている。 【００２９】４，５はＰチャネルＦＥＴであり、各々の
ソースには第１レベルの電圧ＶL よりも高い電圧の第２
レベルの電圧ＶH （ここでは５Ｖとする）が印加されて
いる。また、このＰチャネルＦＥＴ４のドレインは、Ｐ
チャネルＦＥＴ５のゲートとＮチャネルＦＥＴ６のドレ
インに接続されており、さらに上述したＮチャネルＦＥ
Ｔ１のドレインとＮチャネルＦＥＴ９のゲートに接続さ
れている。また、ＰチャネルＦＥＴ５のドレインは、Ｐ
チャネルＦＥＴ４のゲートとＮチャネルＦＥＴ７のドレ
インに接続されており、さらに上述したＮチャネルＦＥ
Ｔ２のドレインとＮチャネルＦＥＴ１０のゲートに接続
されている。 【００３０】そして、ＮチャネルＦＥＴ６と７のソース
は１点で接続され、ＮチャネルＦＥＴ８のドレインに接
続されている。このＮチャネルＦＥＴ８のゲートには前
述したクロック信号φを反転した信号＊φが入力されて
おり、また、ＮチャネルＦＥＴ８のソースは接地されて
いる。 【００３１】１１，１２はＰチャネルＦＥＴであり、各
々のソースにはＰチャネルＦＥＴ４，５と同様、電圧Ｖ
H が印加されている。また、このＰチャネルＦＥＴ１１
のドレインは、ＰチャネルＦＥＴ１２と前述したＮチャ
ネルＦＥＴ６のゲート、および、ＮチャネルＦＥＴ９の
ドレインと接続されている。そして、ＰチャネルＦＥＴ
１１のドレインから出力される信号は、第１レベルの電
圧系（ＶL 系）の信号であるビット信号Ｄを第２レベル
の電圧系（ＶH 系）のデジタル信号に昇圧した昇圧同相
信号ＯＵＴとして外部へ出力されている。また、Ｐチャ
ネルＦＥＴ１２のドレインは、ＰチャネルＦＥＴ１１と
前述したＮチャネルＦＥＴ７のゲート、および、Ｎチャ
ネルＦＥＴ１０のドレインと接続されている。そして、
ＰチャネルＦＥＴ１２のドレインから出力される信号
は、第１レベルの電圧系（ＶL 系）の信号である反転ビ
ット信号＊Ｄを第２レベルの電圧系（ＶH 系）のデジタ
ル信号に昇圧した、昇圧反転信号＊ＯＵＴとして外部に
も出力されている。 【００３２】次に上述したラッチ機能付きレベルシフタ
回路の動作について、クロック信号φおよびビット信号
Ｄの状態毎に分けて説明する。 ビット信号Ｄが「１」（すなわち、反転ビット信号＊
Ｄは「０」）、かつ、クロック信号φが「１」（すなわ
ち、反転クロック信号＊φは「０」）の時 この場合、まず、ＮチャネルＦＥＴ１，３はＯＮとな
り、ＮチャネルＦＥＴ２はＯＦＦとなる。これによりＰ
チャネルＦＥＴ５とＮチャネルＦＥＴ９のゲートにそれ
ぞれ「０」が入力され、ＰチャネルＦＥＴ５はＯＮにな
り、ＮチャネルＦＥＴ９はＯＦＦになる。 【００３３】そして、ＰチャネルＦＥＴ５がＯＮになる
ことによって、ＮチャネルＦＥＴ７のドレインと、Ｐチ
ャネルＦＥＴ４およびＮチャネルＦＥＴ１０のゲートに
各々電圧ＶH が印加され、このうちＮチャネルＦＥＴ１
０のみＯＮになる。このため、昇圧反転信号＊ＯＵＴは
０Ｖとなり、ＰチャネルＦＥＴ１１およびＮチャネルＦ
ＥＴ７のゲートにはそれぞれ０Ｖが入力される。 【００３４】これにより、ＮチャネルＦＥＴ７はＯＦ
Ｆ、ＰチャネルＦＥＴ１１はＯＮになる。またこの時、
ＮチャネルＦＥＴ９はＯＦＦになっているので、Ｐチャ
ネルＦＥＴ１１から外部に昇圧同相信号ＯＵＴとして電
圧ＶH が出力される。それと同時にＰチャネルＦＥＴ１
２とＮチャネルＦＥＴ６のゲートに電圧ＶH が印加され
て、ＰチャネルＦＥＴ１２はＯＦＦ、ＮチャネルＦＥＴ
６はＯＮになる。ここで、ＮチャネルＦＥＴ６はＯＮに
なるが、ＮチャネルＦＥＴ７，８がＯＦＦになっている
ため、他のＦＥＴの動作には何等影響しない。以上のよ
うに、ビット信号Ｄが「０」、かつ、クロック信号φが
「１」の時は、昇圧同相信号ＯＵＴとして電圧ＶH が出
力され、昇圧反転信号＊ＯＵＴとして０Ｖが出力され
る。 【００３５】ビット信号Ｄが「０」（すなわち、反転
ビット信号＊Ｄは「１」）、かつ、クロック信号φが
「１」（すなわち、反転クロック信号＊φは「０」）の
時 この場合は、まず、ＮチャネルＦＥＴ２，３がＯＮとな
り、ＮチャネルＦＥＴ１がＯＦＦとなる。これによりＰ
チャネルＦＥＴ４とＮチャネルＦＥＴ１０のゲートにそ
れぞれ「０」が入力され、ＰチャネルＦＥＴ４はＯＮ、
ＮチャネルＦＥＴ１０はＯＦＦになる。 【００３６】そして、ＰチャネルＦＥＴ４がＯＮになる
ことによって、ＮチャネルＦＥＴ６のドレインと、Ｐチ
ャネルＦＥＴ５およびＮチャネルＦＥＴ９のゲートに各
々電圧ＶH が印加され、このうちＮチャネルＦＥＴ９の
みＯＮになる。このため、昇圧同相信号ＯＵＴは０Ｖ
となり、また、ＰチャネルＦＥＴ１２およびＮチャネル
ＦＥＴ６のゲートにはそれぞれ０Ｖが入力される。 【００３７】これにより、ＮチャネルＦＥＴ６はＯＦ
Ｆ、ＰチャネルＦＥＴ１２はＯＮになる。またこの時、
ＮチャネルＦＥＴ１０はＯＦＦになっているので、Ｐチ
ャネルＦＥＴ１２は昇圧反転信号＊ＯＵＴとして外部へ
電圧ＶH を出力する。これと同時にＰチャネルＦＥＴ１
１とＮチャネルＦＥＴ７のゲートに電圧ＶH が印加さ
れ、ＰチャネルＦＥＴ１１はＯＦＦ、ＮチャネルＦＥＴ
７はＯＮになる。ここで、ＮチャネルＦＥＴ７はＯＮに
なるが、ＮチャネルＦＥＴ６，８がＯＦＦになっている
ため、他のＦＥＴの動作には何等影響しない。以上のよ
うに、ビット信号Ｄが「０」、かつ、クロック信号φが
「１」の時は、昇圧同相信号ＯＵＴとして０Ｖが出力さ
れ、昇圧反転信号＊ＯＵＴとして電圧ＶH が出力され
る。 【００３８】（３）（１）の状態からクロック信号φが
「０」（すなわち、反転クロック信号＊φは「１」）に
なった時 この場合、ＮチャネルＦＥＴ３がＯＦＦ、ＮチャネルＦ
ＥＴ８がＯＮになり、外部から入力されるビット信号Ｄ
は図１に示す回路の動作には何等影響しなくなる。ま
た、（１）の状態においては、ＮチャネルＦＥＴ７がＯ
ＦＦ、ＮチャネルＦＥＴ６がＯＮになっていたため、ま
ず、ＰチャネルＦＥＴ５とＮチャネルＦＥＴ９のゲート
に０Ｖが入力される。これにより、ＰチャネルＦＥＴ５
を介してＮチャネルＦＥＴ１０のゲートにＶH が入力さ
れ、よってＮチャネルＦＥＴ１０がＯＮになって昇圧反
転信号＊ＯＵＴとして０Ｖが出力される。また、これに
よりＰチャネルＦＥＴ１１のゲートに０Ｖが入力され、
かつ、ＮチャネルＦＥＴ９はＯＦＦになっているので、
昇圧同相信号ＯＵＴとして電圧ＶH が出力される。 【００３９】このように、図１の回路において、ビット
信号Ｄが「１」（すなわち、反転ビット信号＊Ｄは
「０」）、かつ、クロック信号φが「１」（すなわち、
反転クロック信号＊φは「０」）の状態からクロック信
号φが「０」（すなわち、反転クロック信号＊φは
「１」）になった場合は、ビット信号Ｄおよび反転ビッ
ト信号＊Ｄの状態とは無関係に、ビット信号Ｄとして
「１」（すなわち、反転ビット信号＊Ｄは「０」）が入
力された時の状態を保持する。 【００４０】（４）（２）の状態からクロック信号φが
「０」（すなわち、反転クロック信号＊φは「１」）に
なった時 この場合、上述した（３）の時と同様、ＮチャネルＦＥ
Ｔ３がＯＦＦ、ＮチャネルＦＥＴ８がＯＮになり、外部
から入力されるビット信号Ｄは図１に示す回路の動作に
は何等影響しなくなる。また、（２）の状態において
は、ＮチャネルＦＥＴ６がＯＦＦ、ＮチャネルＦＥＴ７
がＯＮになっていたため、まず、ＰチャネルＦＥＴ４と
ＮチャネルＦＥＴ１０のゲートに０Ｖが入力される。こ
れにより、ＰチャネルＦＥＴ４を介してＮチャネルＦＥ
Ｔ９のゲートにＶH が入力され、よってＮチャネルＦＥ
Ｔ９はＯＮになって昇圧同相信号ＯＵＴとして０Ｖが出
力される。また、これによりＰチャネルＦＥＴ１２のゲ
ートに０Ｖが入力され、かつ、ＮチャネルＦＥＴ１０が
ＯＦＦになっているので、昇圧反転信号＊ＯＵＴとして
電圧ＶH が出力される。 【００４１】このように、図１の回路において、ビット
信号Ｄが「０」（すなわち、反転ビット信号＊Ｄは
「１」）、かつ、クロック信号φが「１」（すなわち、
反転クロック信号＊φは「０」）の状態からクロック信
号φが「０」（すなわち、反転クロック信号＊φは
「１」）になった場合は、ビット信号Ｄおよび反転ビッ
ト信号＊Ｄの状態とは無関係に、ビット信号Ｄとして
「０」（すなわち、反転ビット信号＊Ｄは「１」）が入
力された時の状態を保持する。 【００４２】図２に、以上の動作を示す図１の回路の入
出力信号の関係を、タイミングチャートによって示す。
この図に示すように、クロック信号φが「１」、反転ク
ロック信号＊φが「０」の間は図１の回路のサンプル期
間にあたり、この間入力されるビット信号Ｄおよび反転
ビット信号＊Ｄは、そのままＶH 系の信号に昇圧され
て、各々昇圧同相信号ＯＵＴおよび昇圧反転信号＊ＯＵ
Ｔとして出力される。また、クロック信号φが「０」、
反転クロック信号＊φが「１」の間は図１の回路のホー
ルド期間にあたり、入力されるビット信号Ｄおよび反転
ビット信号の状態とは関係なく、前回のサンプル期間中
に出力した昇圧同相信号ＯＵＴおよび昇圧反転信号＊Ｏ
ＵＴの状態を維持する。 【００４３】このように、図１の回路は電圧ＶH のみを
駆動電圧としており、例えば電圧ＶH をドライバＩＣ内
のドライバ部における駆動電圧と同電圧に設定すれば、
ＩＣ内のローを１つに統一することができる。また、図
１の回路は１２個のＦＥＴで構成されており、これと同
等の機能を有する図４の回路のＦＥＴの数と比べた場
合、ＦＥＴの数を２個減らすことができる。 【００４４】 【発明の効果】以上説明したように、本発明のラッチ機
能付きレベルシフタ回路によれば、１種類の電圧で駆動
するため、液晶表示装置のドライバのＩＣ化に際してロ
ーを１本化することができ、かつ、従来の同等機能を有
する回路よりもＦＥＴの数を少なく構成することができ
るので、ＩＣチップの小型化が可能となり、これにより
液晶表示装置本体のさらなる小型化が可能となる。ま
た、回路を構成するトランジスタ数の減少により、歩留
まりを向上させることができるばかりでなく、チップサ
イズを著しく縮小することができる。

【図面の簡単な説明】 【図１】 この発明の一実施例によるラッチ機能付きレ
ベルシフタ回路の構成を示す電気接続図である。 【図２】 同ラッチ機能付きレベルシフタ回路における
入出力信号の関係を示すタイミングチャートである。 【図３】 ＴＦＴ駆動方式の原理を説明するための説明
図である。 【図４】 従来のドライバＩＣ内におけるデータラッチ
部とレベルシフタ部の回路構成を示す電気接続図であ
る。 【図５】 同ドライバＩＣのレイアウトの概略を説明す
るための説明図である。 【図６】 同レイアウトにおけるローの詳細な一レイア
ウト例を説明するための説明図である。 【図７】 液晶パネルの額縁部分を説明するための説明
図である。 【図８】 ＩＣチップ内におけるローのレイアウトを説
明するための説明図である。 【符号の説明】 １，２，３，６，７，８，９，１０……ＮチャネルＦＥ
Ｔ、４，５，１１，１２……ＰチャネルＦＥＴ

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 第１レベルの２値デジタル信号である第
   １レベルビット信号（Ｄ）が入力されたゲートを有する
   第１のＮチャネル電界効果トランジスタ（１）と、 前記第１レベルビット信号を反転した第１レベル反転ビ
   ット信号（＊Ｄ）が入力されたゲートを有する第２のＮ
   チャネル電界効果トランジスタ（２）と、 前記第１，第２のＮチャネル電界効果トランジスタのソ
   ースに接続されたドレイン、第１レベルの２値デジタル
   信号であるクロック信号（φ）が入力されたゲート、お
   よび、接地されたソースとを有する第３のＮチャネル電
   界効果トランジスタ（３）と、 前記第１レベルの２値デジタル信号のハイレベルの電圧
   よりも高い電圧が各々ソースに印加された第１，第２の
   Ｐチャネル電界効果トランジスタ（４，５）であって、
   該第１のＰチャネル電界効果トランジスタのドレインが
   該第２のＰチャネル電界効果トランジスタのゲートおよ
   び前記第１のＮチャネル電界効果トランジスタのドレイ
   ンに接続され、該第２のＰチャネル電界効果トランジス
   タのドレインが該第１のＰチャネル電界効果トランジス
   タのゲートおよび前記第２のＮチャネル電界効果トラン
   ジスタのドレインに接続された第１，第２のＰチャネル
   電界効果トランジスタと、 前記第１のＰチャネル電界効果トランジスタのドレイン
   に接続されたドレインを有する第４のＮチャネル電界効
   果トランジスタ（６）と、 前記第２のＰチャネル電界効果トランジスタのドレイン
   に接続されたドレインを有する第５のＮチャネル電界効
   果トランジスタ（７）と、 前記第４，第５のソースに接続されたドレイン、前記ク
   ロック信号（φ）を反転した反転クロック信号（＊φ）
   が入力されたゲート、および、接地されたソースとを有
   する第６のＮチャネル電界効果トランジスタ（８）と、 前記第１のＰチャネル電界効果トランジスタのドレイン
   に接続されたゲートおよび接地されたソースを有する第
   ７のＮチャネル電界効果トランジスタ（９）と、 前記第２のＰチャネル電界効果トランジスタのドレイン
   に接続されたゲートおよび接地されたソースを有する第
   ８のＮチャネル電界効果トランジスタ（１０）と、 前記第１，第２のＰチャネル電界効果トランジスタのソ
   ースに印加された電圧と同じ電圧が各々ソースに印加さ
   れた第３，第４のＰチャネル電界効果トランジスタ（１
   １，１２）であって、該第３のＰチャネル電界効果トラ
   ンジスタのドレインが該第４のＰチャネル電界効果トラ
   ンジスタのゲート、前記第４のＮチャネル電界効果トラ
   ンジスタのゲート、および、前記第７のＮチャネル電界
   効果トランジスタのドレインに接続され、該第４のＰチ
   ャネル電界効果トランジスタのドレインが該第３のＰチ
   ャネル電界効果トランジスタのゲート、前記第５のＮチ
   ャネル電界効果トランジスタのゲート、および、前記第
   ８のＮチャネル電界効果トランジスタのドレインに接続
   された第３，第４のＰチャネル電界効果トランジスタと
   を具備してなり、前記第３，第４のＰチャネル電界効果
   トランジスタの各ドレインがそれぞれ外部と接続される
   ことを特徴とするラッチ機能付きレベルシフタ回路。