TWI603328B - 鎖存電路以及半導體記憶裝置 - Google Patents

Description

鎖存電路以及半導體記憶裝置

本發明是有關於一種鎖存(latch)電路以及具備該鎖存電路的半導體記憶裝置，所述鎖存電路例如用於暫時記憶從半導體記憶裝置讀出的資料(data)。所述半導體記憶裝置為快閃記憶體(flash memory)等可電性重寫的非揮發性半導體記憶裝置(Electrically Erasable Programmable Read Only Memory，EEPROM)等。

已知有一種反或(NOR)型非揮發性半導體記憶裝置(尤其是NOR型快閃EEPROM)，其是在位元線(bit line)與源極線(source line)之間並聯連接與多條字元線(word line)各自對應的多個記憶胞元電晶體(memory cell transistor)(以下稱作記憶胞元)而構成記憶胞元陣列(memory cell array)，以實現高積體化。

圖1是表示以往技術的NOR型快閃EEPROM的整體結構的方塊圖。圖1中，NOR型快閃EEPROM是具備記憶胞元陣列10、控制其動作的控制電路11、列解碼器(row decoder)12、高 電壓產生電路13、頁面緩衝器(page buffer)電路14、行開關(column switch)電路15、行解碼器(column decoder)16、指令暫存器(command register)17、位址緩衝器(address buffer)18、動作邏輯控制器19、資料輸入/輸出緩衝器50、資料輸入/輸出端子51、控制信號輸入端子53以及位址輸入端子54而構成。另外，52為資料線。

為了縮短字元線的充電(charge)及放電時間，將記憶胞元陣列10一分為二個記憶庫(memory bank)，而設為二個胞元陣列CA0、CA1。頁面緩衝器電路14是具備行開關電路14A、感測放大器(sense amplifier)電路14B以及鎖存電路14C而構成。此處，感測放大器電路14B具備對從記憶胞元陣列CA0、CA1讀出資料的感測電壓進行放大的感測放大器SA0~SAN，鎖存電路14C具備鎖存器L0~LN。

圖1中，為了進行記憶胞元陣列10的字元線WL及位元線GBL的選擇，分別設有列解碼器12及行解碼器16。控制電路11進行資料寫入、抹除及讀出的序列(sequence)控制。由控制電路11所控制的高電壓產生電路13產生用於資料重寫、抹除及讀出的經升壓的高電壓或中間電壓。

資料輸入/輸出緩衝器50被用於資料的輸入/輸出。即，經由輸入/輸出緩衝器50、資料線52及行開關電路15，在輸入/輸出端子51與頁面緩衝器電路14之間進行資料的傳輸。從位址輸入端子54輸入的位址信號被保持於位址緩衝器18，並被送往列 解碼器12及行解碼器16進行解碼，經解碼的行選擇信號被送往行開關電路15及行開關電路14A。從輸入/輸出端子51亦輸入動作控制的指令。所輸入的指令經解碼後被保持於指令暫存器17，控制電路11藉此來進行控制。晶片致能(chip enable)信號CEB、寫入致能信號WEB、輸出致能信號OEB等外部控制信號經由控制信號輸入端子53而導入至動作邏輯控制器19，根據動作模式來產生內部控制信號。內部控制信號被用於控制輸入/輸出緩衝器50中的資料鎖存、傳輸等，進而被送往控制電路11以進行動作控制。

[現有技術文獻]

[專利文獻]

[專利文獻1]日本專利特開平8-213883號公報

[專利文獻2]日本專利特開2009-043357號公報

[專利文獻3]美國專利申請公開第2009/0091995號說明書

圖2是表示圖1的快閃EEPROM的資料讀出電路的結構的方塊圖。圖2中，資料讀出電路是被包含於頁面緩衝器電路14中的電路，且具備行開關電路14A、感測放大器電路14B及鎖存電路14C。此處，由頁面緩衝器電路14所讀出的資料通過包含多工器(multiplexer)21和緩衝器電路22的行開關電路15而輸出至資料線52。

如圖2所示，在從快閃EEPROM讀出資料時，謀求高速化的普通方法是：預先一次性讀出多個位元的資料，並根據匯 流排寬度(bus width)來以若干個循環(cycle)依序輸出該些資料。在圖2的情況下，若為256個感測放大器SA0~SAN(N=255)以及256個鎖存器L0~LN(N=255)和32位元的匯流排寬度的資料線52，則需要八個循環來將來自記憶胞元陣列CA0、CA1的256位元讀出資料予以輸出。

暫時保持資料的鎖存器L0~LN被用於釋放感測放大器SA0~SAN來用以無縫(seamless)的連續讀取資料以及輸出的下一個讀出資料。對於該些感測放大器SA0~SAN及鎖存器L0~LN，不僅要求高速動作，還必須能夠以小的消耗電流動作，使電路尺寸小型化。

圖3是表示以往例的鎖存電路的電路結構的電路圖。而且，圖4是表示圖3的鎖存電路的動作的時序圖(timing chart)。

圖3中，以往例的鎖存電路是具備將來自感測放大器SA的感測電壓INB予以輸入的輸入電路30以及彼此交叉耦合連接的二個反相器31、反相器32而構成。輸入電路30在正電源電壓VDD與負電源電壓VSS之間，具備：(1)P通道金屬氧化物半導體電晶體(P channel Metal Oxide Semiconductor transistor)(以下稱作PMOS電晶體)Q1，基於感測電壓INB來控制流經PMOS電晶體Q1、Q2的信號電流Isig；(2)PMOS電晶體Q2，基於反相資料致能信號DATAENB而導通/斷開(ON/OFF)；(3)N通道MOS電晶體(以下稱作NMOS電晶體)Q3，基 於資料致能信號DATAEN而導通/斷開；以及(4)NMOS電晶體Q4，基於偏電壓BIAS來控制流經NMOS電晶體Q3、Q4的基準電流Iref，該些MOS電晶體Q1~Q4是串聯連接而構成。

PMOS電晶體Q2的汲極(drain)與NMOS電晶體Q3的汲極的連接點連接於節點(node)N1。此處，反相資料致能信號DATAENB為資料致能信號DATAEN的反相信號。而且，正電源電壓VDD例如為+3V，負電源電壓VSS例如為0V。

反相器31是由正電源電壓VDD與負電源電壓VSS進行供電，具備：(1)PMOS電晶體Q11，基於資料致能信號DATAEN而導通/斷開；(2)PMOS電晶體Q12，基於節點N2的節點電壓VN2而導通/斷開；(3)NMOS電晶體Q13，基於節點N2的節點電壓VN2而導通/斷開；以及(4)NMOS電晶體Q14，基於反相資料致能信號DATAENB而導通/斷開，該些MOS電晶體Q11~Q14是串聯連接地構成。PMOS電晶體Q12的汲極與NMOS電晶體Q13的汲極的連接點連接於節點N1。

反相器32是由正電源電壓VDD與負電源電壓VSS進 行供電，具備：(1)PMOS電晶體Q15，基於反相致能信號ENB而導通/斷開；(2)PMOS電晶體Q16，基於節點N1的節點電壓VN1而導通/斷開；(3)NMOS電晶體Q17，基於節點N1的節點電壓VN1而導通/斷開；以及(4)NMOS電晶體Q18，基於致能信號EN而導通/斷開，該些MOS電晶體Q15~Q18是串聯連接地構成。PMOS電晶體Q16的汲極與NMOS電晶體Q17的汲極的連接點連接於節點N2。反相致能信號ENB為致能信號EN的反相信號。

在以上述方式構成的鎖存電路中，在圖4的時刻t1，當致能信號EN及資料致能信號DATAEN分別發生反相，並施加偏電壓BIAS時，對應於感測電壓INB，節點電壓VN1推移至對應的電位。繼而，當在時刻t2時致能信號EN發生反相時，節點電壓VN2對應於節點電壓VN1而推移至對應的電位。並且，在時刻t3~t4的正反器(flip-flop)的反饋期間T10內，各節點電壓VN1、VN2分別推移至正電源電壓VDD或負電源電壓VSS以保持資料。

如以上所說明般，在正反器型鎖存電路中，根據其中一個節點電壓VN1，另一個節點電壓VN2發生反相。此處，節點電壓VN1是由二個電流Isig、Iref之差來決定，並且，正反器的狀態是否反相是由節點電壓VN1來決定。

然而，例如在專利文獻1~專利文獻3中，儘管揭示了以往技術的各種鎖存電路，但存在消耗電流相對較大，電路尺寸亦大，無法實現高速動作的問題。

本發明的目的在於提供一種與以往例相比可使消耗電流小、亦可使電路尺寸小並可實現高速動作的鎖存電路，以及具備該鎖存電路的半導體記憶裝置。

本發明的鎖存電路包括：輸入電路，包含輸入用P通道MOS電晶體，所述輸入用P通道MOS電晶體使與來自感測放大器的感測電壓相應的信號電流流入；第1反相器，包含第1 P通道MOS電晶體、第1 N通道MOS電晶體以及第1節點，所述第1節點將所述第1 P通道MOS電晶體與所述第1 N通道MOS電晶體予以連接，且所述第1節點連接於所述輸入電路；以及第2反相器，包含第2 P通道MOS電晶體、第2 N通道MOS電晶體以及第2節點，所述第2節點將所述第2 P通道MOS電晶體與所述第2 N通道MOS電晶體予以連接，且所述第1反相器與所述第2反相器是交叉耦合連接而構成，所述第1反相器包含第3 N通道MOS電晶體及第4 N通道 MOS電晶體，所述第3 N通道MOS電晶體及第4 N通道MOS電晶體連接於所述第1 N通道MOS電晶體且彼此並聯連接，在資料的鎖存時，所述第3 N通道MOS電晶體使與偏電壓對應的基準電流流至所述第1反相器，所述第4 N通道MOS電晶體在資料的鎖存時斷開，在資料的保持時導通，藉此所述鎖存電路對與所述感測電壓對應的資料進行鎖存。

所述鎖存電路中，所述輸入用P通道MOS電晶體及所述第3 NMOS電晶體具有比在所述第1 P通道MOS電晶體及第2 P通道MOS電晶體與所述第1 N通道MOS電晶體及第2 N通道MOS電晶體中能夠使用的最小的閘極(gate)長度及最小的閘極寬度大的尺寸。

而且，所述鎖存電路中，所述輸入電路更包括：第5 N通道MOS電晶體，響應重置信號來重置所述第1節點的電壓。

進而，所述鎖存電路中，所述第1反相器更包括：第3 P通道MOS電晶體，連接於所述第1 P通道MOS電晶體，響應重置信號來重置所述第1節點的電壓。

進而，所述鎖存電路中，所述輸入電路更包括：第4 P通道MOS電晶體，基於資料致能信號而使所述信號電流開始流動。

進而，所述鎖存電路更包括：簡易反相器，具有僅使所述第2節點的電壓反相的功能。

本發明的半導體記憶裝置的特徵在於包括所述鎖存電路。

根據本發明，可提供一種與以往例相比可使消耗電流小、亦可使電路尺寸小並可實現高速動作的鎖存電路，以及具備該鎖存電路的半導體記憶裝置。

10‧‧‧記憶胞元陣列

11‧‧‧控制電路

12‧‧‧列解碼器

13‧‧‧高電壓產生電路

14‧‧‧頁面緩衝器電路(PB)

14A‧‧‧行開關電路

14B‧‧‧感測放大器電路

14C‧‧‧鎖存電路

15‧‧‧行開關電路

16‧‧‧行解碼器

17‧‧‧指令暫存器

18‧‧‧位址緩衝器

19‧‧‧動作邏輯控制器

21‧‧‧多工器

22‧‧‧緩衝器電路

30、30A、40‧‧‧輸入電路

31、32、32A、41、42、61、62‧‧‧反相器

50‧‧‧資料輸入/輸出緩衝器

51‧‧‧資料輸入/輸出端子

52‧‧‧資料線

53‧‧‧控制信號輸入端子

54‧‧‧位址輸入端子

BIAS‧‧‧偏電壓

CA0、CA1‧‧‧胞元陣列

DATAEN‧‧‧資料致能信號

DATAENB‧‧‧反相資料致能信號

EN‧‧‧致能信號

ENB‧‧‧反相致能信號

INB‧‧‧感測電壓

Iref‧‧‧基準電流

Isig‧‧‧信號電流

L0~LN‧‧‧鎖存器

N1、N2‧‧‧節點

Q1~Q4、Q11~Q18‧‧‧MOS電晶體

RST‧‧‧重置信號

SA、SA0~SAN‧‧‧感測放大器

T1‧‧‧重置期間

T10‧‧‧反饋期間

t1~t4、t11~t16‧‧‧時刻

VDD‧‧‧正電源電壓

VN1、VN2‧‧‧節點電壓

VSS‧‧‧負電源電壓

圖1是表示以往技術的NOR型快閃EEPROM的整體結構的方塊圖。

圖2是表示圖1的快閃EEPROM的資料讀出電路的結構的方塊圖。

圖3是表示以往例的鎖存電路的電路結構的電路圖。

圖4是表示圖3的鎖存電路的動作的時序圖。

圖5是表示本發明的一實施形態的快閃EEPROM的鎖存電路的電路結構的電路圖。

圖6是表示圖5的鎖存電路的動作的時序圖。

圖7是表示在模擬(simulation)時所用的比較例的鎖存電路的電路結構的電路圖。

以下，參照圖式來說明本發明的實施形態。另外，在以下的各實施形態中，對於同樣的構成要素標註相同的符號。

圖5是表示本發明的一實施形態的快閃EEPROM的鎖存電路的電路結構的電路圖。圖5的鎖存電路比起圖3的鎖存電路，以下方面不同。

(1)對於NMOS電晶體Q3的閘極，取代資料致能信號DATAEN而施加重置信號RST。

(2)取代NMOS電晶體Q4而與NMOS電晶體Q14並聯地連接NMOS電晶體Q15，該NMOS電晶體Q15對應於偏電壓BIAS來控制基準電流。

(3)對於PMOS電晶體Q11的閘極，取代資料致能信號DATAEN而施加重置信號RST。

(4)PMOS電晶體Q15及NMOS電晶體Q18被刪除。

(5)節點N2為鎖存電路的輸出端子，輸出電壓經由資料緩衝用反相器61而輸出。

在圖5中，本實施形態的鎖存電路是具備輸入來自感測放大器SA的感測電壓INB的輸入電路40以及彼此交叉耦合連接的二個反相器41、反相器42而構成。輸入電路40是由正電源電壓VDD與負電源電壓VSS進行供電，具備：(1)PMOS電晶體Q1，基於感測電壓INB來控制流至PMOS電晶體Q1、Q2的信號電流Isig；(2)PMOS電晶體Q2，基於反相資料致能信號DATAENB而導通/斷開，並響應反相資料致能信號DATAENB來使信號電流Isig開始流動；以及 (3)NMOS電晶體Q3，基於重置信號RST而導通/斷開，該些MOS電晶體Q1~Q3是串聯連接地構成。PMOS電晶體Q2的汲極與NMOS電晶體Q3的汲極的連接點連接於節點N1。

反相器41是由正電源電壓VDD與負電源電壓VSS進行供電，具備：(1)PMOS電晶體Q11，基於重置信號RST而導通/斷開；(2)PMOS電晶體Q12，基於節點N2的節點電壓VN2而導通/斷開；(3)NMOS電晶體Q13，基於節點N2的節點電壓VN2而導通/斷開；以及(4)NMOS電晶體Q14、Q15，彼此並聯連接，該些MOS電晶體Q11、Q12、Q13及MOS電晶體Q14、Q15的並聯電路是串聯連接地構成。

此處，NMOS電晶體Q14基於反相資料致能信號DATAENB而導通/斷開，NMOS電晶體Q15對應於偏電壓BIAS來控制基準電流Iref。PMOS電晶體Q12的汲極與NMOS電晶體Q13的汲極的連接點連接於節點N1。

反相器42是由正電源電壓VDD與負電源電壓VSS進行供電，具備：(1)PMOS電晶體Q16，基於節點N1的節點電壓VN1而導通/斷開；以及(2)NMOS電晶體Q17，基於節點N1的節點電壓VN1而導 通/斷開，該些MOS電晶體Q16、Q17是串聯連接地構成。PMOS電晶體Q16的汲極與NMOS電晶體Q17的汲極的連接點連接於節點N2。

此處，節點電壓VN2作為輸出電壓，經由資料緩衝用反相器61而輸出。

另外，鎖存電路的控制信號，即，反相資料致能信號DATAENB、重置信號RST及偏電壓BIAS是由控制電路11(圖1)所產生。而且，PMOS電晶體Q1及NMOS電晶體Q15較佳的是構成為：為了進行基於類比(analog)輸入電壓(感測電壓INB及偏電壓BIAS)的動作，較佳為使他們的閘極長度及閘極寬度等尺寸大於在其他MOS電晶體Q2~Q14、Q16、Q17中可使用的最小尺寸(最小的閘極長度及最小的閘極寬度)。這是為了將因製程(process)加工造成的閘極長度或閘極寬度的偏差引起的電晶體電流的偏差抑制為較小。例如，若閘極長度的最小長度為0.1μm，則至少使用0.3μm，藉此，例如0.01μm的偏差可減少至10%至3%。

圖6是表示圖5的鎖存電路的動作的時序圖。在對資料進行鎖存之前的、圖6的時刻t11~t12的重置期間T1(在資料讀出動作中，從鎖存器Li輸出至資料線52後開始，直至感測放大器SAi進行下次讀出而感測結束後鎖存該資料為止的期間)，該鎖存電路被重置。重置後，節點電壓VN1變為0V，節點電壓VN2 成為正電源電壓VDD。繼而，當在時刻t13施加偏電壓BIAS，在時刻t14，反相資料致能信號DATAENB反相時，對應於來自感測放大器SA的感測電壓INB，PMOS電晶體Q1將感測電壓INB轉換為信號電流Isig。另一方面，對應於偏電壓BIAS，基準電流Iref流至NMOS電晶體Q15。並且，信號電流Isig與基準電流Iref之間的電流差決定節點電壓VN1、VN2，藉此來決定鎖存電路的鎖存狀態，該鎖存電路保持規定的資料。隨後，在時刻t15，反相資料致能信號DATAENB反相，NMOS電晶體Q14導通而NMOS電晶體Q13至負電源電壓VSS間的阻抗(impedance)減少，而正反器動作的穩定性得到強化，在時刻t16停止偏電壓BIAS的施加。

在以上述方式構成的鎖存電路中，例如藉由如上所述般使PMOS電晶體Q1及NMOS電晶體Q15的閘極長度及閘極寬度等尺寸大於在其他MOS電晶體Q2~Q14、Q16、Q17中可使用的最小尺寸，從而可減小與正反器的反相相關的電流Isig及Iref在鎖存電路間的偏差，可藉由正反器的反饋來非常迅速地使鎖存器反相。

圖7是表示用於模擬的比較例的鎖存電路的電路結構的電路圖。圖7的鎖存電路中，為了對圖5的鎖存電路的性能進行評價，與圖3的以往例的鎖存電路相比，以下方面不同。

(1)取代輸入電路30而具備將PMOS電晶體Q1、Q2的配置位置予以調換的輸入電路30A。另外，配置位置的調換幾乎未對性能評價造成影響。

(2)取代反相器32而具備省略了MOS電晶體Q15及MOS電晶體Q18的反相器32A。這是為了將圖7設為與圖5相同的負載條件。因為，於未省略MOS電晶體Q15及MOS電晶體Q18的情况下模擬結果會出現大的差異。

另外，節點電壓VN2作為輸出電壓，經由資料緩衝用反相器62而輸出。

表1是表示圖5的實施形態的鎖存電路與圖7的比較例的鎖存電路的模擬結果的表。此處，

(1)使分別輸入感測電壓INB的、圖5的鎖存電路的PMOS電晶體Q1的尺寸與圖7的鎖存電路的PMOS電晶體Q1的尺寸彼此相同。

(2)使分別輸入偏電壓BIAS的、圖5的鎖存電路的PMOS電晶體Q15的尺寸與圖7的鎖存電路的PMOS電晶體Q4的尺寸彼此相同。

(3)使其他邏輯用MOS電晶體Q2、Q3、Q11~Q14、Q16、Q17的尺寸在圖5的鎖存電路與圖7的鎖存電路之間彼此相同。

由表1可明確的是，圖5的實施形態的鎖存電路與圖7的比較例的鎖存電路相比，可使貫穿電流大幅減少，從而可使消耗電流(自重置直至鎖存器反相為止的期間)減半。而且，可使圖5的鎖存器的上升時間與圖7的鎖存器的上升時間相比減為一半。

而且，進而如圖6及表1所示，正反器的節點電壓VN1與VN2高速變化，因此可使資料緩衝用反相器61不由基於時脈(clock)信號來將資料暫時記憶於閘極電容並對貫穿電流進行截斷(cut)的時控反相器(clocked inverter)構成(即，不同於時控反相器)，而是由無暫時記憶功能且不具有截斷貫穿電流的功能的通常的簡易反相器(簡易反相器具有僅使輸入信號電壓反相的功能)構成，從而可使鎖存電路整體的電路尺寸比以往例小。

在以上的圖5的鎖存電路中，PMOS電晶體Q1、Q2的配置位置亦可如圖7般調換。而且，亦可省略PMOS電晶體Q11。 另外，在省略PMOS電晶體Q11的情況下，可使PMOS電晶體Q12的閘極寬度為一半，因此可進一步減小電路尺寸，但重置用NMOS電晶體Q3的電流能力必須大於PMOS電晶體Q12。

以上的實施形態中，對NOR型快閃EEPROM進行了說明，但本發明並不限於此，可廣泛適用於其他的快閃EEPROM等非揮發性半導體記憶裝置等半導體記憶裝置，該非揮發性半導體記憶裝置可向浮閘(floating gate)或絕緣膜中的陷阱(trap)或者可產生電阻變化的材料寫入資料。

[產業上之可利用性]

如以上所詳述，根據本發明的鎖存電路，與以往例相比，可使消耗電流小，亦可使電路尺寸小，並可實現高速動作。

40‧‧‧輸入電路

41、42‧‧‧反相器

61‧‧‧資料緩衝用反相器

BIAS‧‧‧偏電壓

DATAENB‧‧‧反相資料致能信號

INB‧‧‧感測電壓

Iref‧‧‧基準電流

Isig‧‧‧信號電流

N1、N2‧‧‧節點

Q1、Q2、Q3、Q11、Q12、Q13、Q14、Q15、Q16、Q17‧‧‧MOS電晶體

RST‧‧‧重置信號

SA‧‧‧感測放大器

VDD‧‧‧正電源電壓

VN1、VN2‧‧‧節點電壓

VSS‧‧‧負電源電壓

Claims (7)

1. 一種鎖存電路，包括：輸入電路，包含輸入用P通道金屬氧化物半導體電晶體，所述輸入用P通道金屬氧化物半導體電晶體使與來自感測放大器的感測電壓相應的信號電流流入；第1反相器，包含第1 P通道金屬氧化物半導體電晶體、第1 N通道金屬氧化物半導體電晶體以及第1節點，所述第1節點將所述第1 P通道金屬氧化物半導體電晶體與所述第1 N通道金屬氧化物半導體電晶體予以連接，且所述第1節點連接於所述輸入電路；以及第2反相器，包含第2 P通道金屬氧化物半導體電晶體、第2 N通道金屬氧化物半導體電晶體以及第2節點，所述第2節點將所述第2 P通道金屬氧化物半導體電晶體與所述第2 N通道金屬氧化物半導體電晶體予以連接，且所述第1反相器與所述第2反相器是交叉耦合連接而構成，所述第1反相器包含第3 N通道金屬氧化物半導體電晶體及第4 N通道金屬氧化物半導體電晶體，所述第3 N通道金屬氧化物半導體電晶體及第4 N通道金屬氧化物半導體電晶體連接於所述第1 N通道金屬氧化物半導體電晶體且彼此並聯連接，在資料的鎖存時，所述第3 N通道金屬氧化物半導體電晶體使與偏電壓對應的基準電流流至所述第1反相器，所述第4 N通道金屬氧化物半導體電晶體在資料的鎖存時斷開，在資料的保持 時導通，藉此所述鎖存電路對與所述感測電壓對應的資料進行鎖存。
2. 如申請專利範圍第1項所述的鎖存電路，其中所述輸入用P通道金屬氧化物半導體電晶體及所述第3 N金屬氧化物半導體電晶體具有比在所述第1 P通道金屬氧化物半導體電晶體及第2 P通道金屬氧化物半導體電晶體與所述第1 N通道金屬氧化物半導體電晶體及第2 N通道金屬氧化物半導體電晶體中能夠使用的最小的閘極長度及最小的閘極寬度大的尺寸。
3. 如申請專利範圍第1項所述的鎖存電路，其中所述輸入電路更包括：第5 N通道金屬氧化物半導體電晶體，響應重置信號來重置所述第1節點的電壓。
4. 如申請專利範圍第1項所述的鎖存電路，其中所述第1反相器更包括：第3 P通道金屬氧化物半導體電晶體，連接於所述第1 P通道金屬氧化物半導體電晶體，響應重置信號來重置所述第1節點的電壓。
5. 如申請專利範圍第1項所述的鎖存電路，其中所述輸入電路更包括：第4 P通道金屬氧化物半導體電晶體，基於資料致能信號而使所述信號電流開始流動。
6. 如申請專利範圍第1項所述的鎖存電路，更包括： 簡易反相器，具有僅使所述第2節點的電壓反相的功能。
7. 一種半導體記憶裝置，包括：如申請專利範圍第1項所述的鎖存電路。