JPH10134581A - 半導体記憶装置の読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】 イコライズ手段を駆動する信号に同期して出
力データの電位変動の保障を行っていたので、イコライ
ズ手段を備えたセンスアンプにしか適用できなかった。 【解決手段】 スイッチ回路１３およびラッチ回路１６
からなる保障回路を備えた読み出し回路において、セン
スアンプ１１の出力データの遷移を直接検出するデータ
遷移検出回路１７を設け、このデータ遷移検出回路１７
の検出出力に基づいてスイッチ回路１３のオン／オフ制
御を行うとともに、スイッチ回路１３のオフ期間中はそ
の直前にラッチ回路１６に保持したデータを転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
読み出し回路に関し、特にセンスアンプの出力データの
外乱等による電位変動を保障する回路を備えた半導体記
憶装置の読み出し回路に関する。

【０００２】

【従来の技術】メモリセルからのデータの読み出し時に
おいて、センスアンプの出力データが外乱等によって電
位変動を生じ、誤データを出力する場合がある。かかる
不具合を防止するために、センスアンプと後段の出力回
路との間に、出力データの電位変動時にオフ（開）状態
となるスイッチ回路を設けるとともに、当該スイッチ回
路がオフ状態となる直前の出力データを保持するラッチ
回路を設け、スイッチ回路のオフ期間中はラッチ回路の
保持データを出力することで、出力データの外乱等によ
る電位変動を保障する保障回路を備えた半導体記憶装置
の読み出し回路がある。

【０００３】この種の読み出し回路の従来例を図７に示
す。図７において、センスアンプ７１は、ソースが共通
接続された差動対のＮｃｈＭＯＳトランジスタＱ７１，
Ｑ７２と、これらＭＯＳトランジスタＱ７１，Ｑ７２の
ソース共通接続点に接続された電流源７２と、ゲートと
ドレインとが共通接続されてＭＯＳトランジスタＱ７１
のドレインと電源Ｖｄｄとの間に接続されたＰｃｈＭＯ
ＳトランジスタＱ７３と、ＭＯＳトランジスタＱ７２の
ドレインと電源Ｖｄｄとの間に接続されかつＭＯＳトラ
ンジスタＱ７３とゲートが共通接続されたＰｃｈＭＯＳ
トランジスタＱ７４とからなる差動アンプ構成となって
いる。

【０００４】このセンスアンプ７１において、差動対の
ＭＯＳトランジスタＱ７１，Ｑ７２の各ゲートには、メ
モリセル（図示せず）から読み出されるデータＤおよび
その反転データＤｂが印加される。センスアンプ７１は
このデータＤ，Ｄｂの微小電位差を検出して増幅する。
そして、ＭＯＳトランジスタＱ７２のドレインが出力端
となり、この出力端から微小信号電圧を増幅して得られ
る出力データが導出される。また、差動対のＭＯＳトラ
ンジスタＱ７１，Ｑ７２の各ドレイン間には、ＮｃｎＭ
ＯＳトランジスタＱ７５が接続されている。

【０００５】このＭＯＳトランジスタＱ７５は、図示せ
ぬ回路から出力される制御信号Ｂが印加されることによ
ってオン状態となり、差動対のＭＯＳトランジスタＱ７
１，Ｑ７２の各ドレインを短絡し、“Ｈ”レベルから
“Ｌ”レベルに、または“Ｌ”レベルから“Ｈ”レベル
に遷移するドレイン電位を瞬時に中間レベルにすること
で、出力データの遷移速度を高速化するイコライズ手段
としての作用をなす。

【０００６】センスアンプ７１の出力端、即ちＭＯＳト
ランジスタＱ７２のドレインと後段の出力回路（図示せ
ず）との間にはスイッチ回路７３が設けられている。こ
のスイッチ回路７３は、通常はオン（閉）状態にあり、
上記制御信号Ｂおよびその反転信号Ｂｂに応じてオフ
（開）状態となってセンスアンプ７１と後段の出力回路
とを切り離し、出力データの後段の出力回路への転送を
中断する。

【０００７】スイッチ回路７３の出力端には、並列接続
された２個のインバータ７４，７５からなるラッチ回路
７６が接続されている。このラッチ回路７６は、スイッ
チ回路７３がオフ状態となる直前のセンスアンプ７１の
出力データを保持し、スイッチ回路７３がオフ期間中は
保持しているデータを出力する。このスイッチ回路７３
およびラッチ回路７６により、出力データの外乱等によ
る電位変動を保障する保障回路が構成されている。

【０００８】次に、上記構成の回路動作について、図８
のタイミングチャートを参照しつつ説明する。

【０００９】先ず、制御信号Ｂが発生されるイコライズ
区間においては、ＭＯＳトランジスタＱ７５がオン状態
となり、差動対のＭＯＳトランジスタＱ７１，Ｑ７２の
各ドレインを短絡することで、各ドレイン電位は中間レ
ベルとなる。これにより、ＭＯＳトランジスタＱ７２の
ドレイン出力であるセンスアンプ７１の出力データＯＵ
Ｔ′は、本来“Ｌ”レベルあるいは“Ｈ”レベルにある
べきイコライズ区間では中間レベルとなる。これをその
まま後段の出力回路へ転送したのでは誤データとなる。

【００１０】ところが、このイコライズ区間では、制御
信号Ｂおよびその反転信号Ｂｂに応答してスイッチ回路
７３がオフ状態となり、センスアンプ７１の出力データ
ＯＵＴ′の後段の出力回路への転送を中断する。そし
て、ラッチ回路７６の保持データ、即ちスイッチ回路７
３がオフ状態となる直前の出力データＯＵＴ′を出力す
る。これにより、最終的な出力データＯＵＴの波形から
明らかなように、イコライズ区間での出力データＯＵ
Ｔ′の電位変動が保障されるため、正常なデータを後段
の出力回路に転送できることになる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の読み出し回路においては、スイッチ回路７３が
制御信号Ｂおよびその反転信号Ｂｂに同期して作動する
構成となっているので、イコライズ手段（ＭＯＳトラン
ジスタＱ７５）を備えたセンスアンプにおけるイコライ
ズ区間での電位変動にしか適用できないという問題があ
った。すなわち、センスアンプ７１の出力データＯＵ
Ｔ′のイコライズ区間での電位変動については保障でき
るものの、それ以外の電位変動、例えば突発的なノイズ
による電位変動については保障できなかった。

【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、突発的なノイズによ
る電位変動等についても保障し得る半導体記憶装置の読
み出し回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明による半導体記憶
装置の読み出し回路は、メモリセルから読み出される微
小信号電圧を検出して増幅するセンスアンプと、このセ
ンスアンプの出力データの遷移を検出し、その検出時に
一定時間だけ検出出力を発生するデータ遷移検出回路
と、センスアンプと後段の出力回路との間に設けられ、
データ遷移検出回路の検出出力の発生期間だけオフ状態
となってセンスアンプと後段の出力回路とを切り離すス
イッチ回路と、このスイッチ回路がオフ状態となる直前
のセンスアンプの出力データを保持するラッチ回路とを
備えた構成となっている。

【００１４】上記構成の読み出し回路において、データ
遷移検出回路は、センスアンプの出力データの遷移を直
接検出し、その検出時にスイッチ回路に対して一定時間
だけ検出出力を与える。スイッチ回路は、この検出出力
に応答してオフ状態となり、センスアンプと後段の出力
回路とを切り離し、センスアンプの出力データを後段の
出力回路に転送するのを中断する。この中断期間では、
スイッチ回路がオフ状態となる直前にラッチ回路に保持
されたデータが転送される。

【００１５】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。

【００１６】図１において、センスアンプ１１として、
例えば差動アンプ構成のものが用いられている。すなわ
ち、ソースが共通接続された差動対のＮｃｈＭＯＳトラ
ンジスタＱ１１，Ｑ１２と、これらＭＯＳトランジスタ
Ｑ１１，Ｑ１２のソース共通接続点に接続された電流源
１２と、ゲートとドレインとが共通接続されてＭＯＳト
ランジスタＱ１１のドレインと電源Ｖｄｄとの間に接続
されたＰｃｈＭＯＳトランジスタＱ１３と、ＭＯＳトラ
ンジスタＱ１２のドレインと電源Ｖｄｄとの間に接続さ
れかつＭＯＳトランジスタＱ１３とゲートが共通接続さ
れたＰｃｈＭＯＳトランジスタＱ１４とから構成されて
いる。

【００１７】このセンスアンプ１１において、差動対の
ＭＯＳトランジスタＱ１２，Ｑ１１の各ゲートには、メ
モリセル（図示せず）から読み出されるデータＤおよび
その反転データＤｂが印加される。センスアンプ１１
は、このデータＤ，Ｄｂの微小電位差を検出して増幅す
る。そして、ＭＯＳトランジスタＱ７２のドレインがセ
ンスアンプ１１の出力端Ｏとなり、この出力端Ｏから出
力データが導出される。このセンスアンプ１１の出力端
Ｏ、即ちＭＯＳトランジスタＱ１２のドレインと後段の
出力回路（図示せず）との間にはスイッチ回路１３が設
けられている。

【００１８】このスイッチ回路１３は、各ゲートがＭＯ
ＳトランジスタＱ１２のドレインに共通に接続されて入
力端となり、かつ各ドレインが共通接続されて出力端と
なるＰｃｈＭＯＳトランジスタＱ１５およびＮｃｈＭＯ
ＳトランジスタＱ１６と、ＭＯＳトランジスタＱ１６の
ソースと電源Ｖｄｄとの間に接続されたＰｃｈＭＯＳト
ランジスタＱ１７と、ＭＯＳトランジスタＱ１５のソー
スとグランドとの間に接続されたＮｃｈＭＯＳトランジ
スタＱ１８とから構成されている。そして、ＭＯＳトラ
ンジスタＱ１７，Ｑ１８の各ゲートには、後述する制御
信号Ａおよびその反転信号Ａｂが印加される。

【００１９】スイッチ回路１３の出力端、すなわちＭＯ
ＳトランジスタＱ１５，Ｑ１６のドレイン共通接続点に
は、並列接続された２個のインバータ１４，１５からな
るラッチ回路１６が接続されている。このラッチ回路１
６は、スイッチ回路１３がオフ状態となる直前のセンス
アンプ１１の出力データを保持し、スイッチ回路１３が
オフ期間中は保持しているデータを出力する。このスイ
ッチ回路１３およびラッチ回路１６により、出力データ
の外乱等による電位変動を保障する保障回路が構成され
ている。

【００２０】センスアンプ１１の出力端（ＭＯＳトラン
ジスタＱ１２のドレイン）Ｏにはさらに、センスアンプ
１１の出力データが“Ｈ”レベルから“Ｌ”レベルへ、
または“Ｌ”レベルから“Ｈ”レベルへ遷移したことを
検出するデータ遷移検出回路１７が接続されている。こ
のデータ遷移検出回路１７の構成の一例について、以下
に説明する。

【００２１】ＰｃｈＭＯＳトランジスタＱ１９およびＮ
ｃｈＭＯＳトランジスタＱ２０が並列接続されてトラン
スファゲート１８を、同様にＰｃｈＭＯＳトランジスタ
Ｑ２１およびＮｃｈＭＯＳトランジスタＱ２２が並列接
続されてトランスファゲート１９をそれぞれ構成してい
る。そして、センスアンプ１１の出力端（ノード）Ｏと
トランスファゲート１８の入力端との間には、２個のイ
ンバータ２０，２１が縦続接続され、２段目のインバー
タ２１の出力端とグランドとの間にはコンデンサＣ１１
が接続されている。

【００２２】さらに、センスアンプ１１の出力端Ｏとト
ランスファゲート１９の入力端との間にはインバータ２
２が縦続接続され、その出力端とグランドとの間にはコ
ンデンサＣ１２が接続されている。ＭＯＳトランジスタ
Ｑ１９およびＭＯＳトランジスタＱ２２の各ゲートは、
インバータ２０の出力端に共通に接続されている。ま
た、ＭＯＳトランジスタＱ２０およびＭＯＳトランジス
タＱ２１の各ゲートは、センスアンプ１１の出力端Ｏに
共通に接続されている。

【００２３】トランスファゲート１８，１９の各出力端
は共通に接続され、その共通接続点にはインバータ２３
の入力端が接続されている。そして、このインバータ２
３の出力端からは先述した制御信号Ａが出力され、スイ
ッチ回路１３のＭＯＳトランジスタＱ１７のゲートに印
加される。また、インバータ２３の入力は、制御信号Ａ
の反転信号Ａｂとしてスイッチ回路１３のＭＯＳトラン
ジスタＱ１８のゲートに印加される。

【００２４】ここで、上記構成のデータ遷移検出回路１
７の回路動作について、図２のタイミングチャートを参
照しつつ説明する。なお、図２において、ａはセンスア
ンプ１１の出力、ｂはインバータ２０の出力、ｃはイン
バータ２１の出力、ｄはインバータ２２の出力、ｅは制
御信号Ａの反転信号Ａｂの各波形を示している。

【００２５】先ず、センスアンプ１１の出力ａが“Ｌ”
レベルの状態では、インバータ２０の出力ｂが“Ｈ”レ
ベル、インバータ２１の出力ｃが“Ｌ”レベル、インバ
ータ２２の出力ｄが“Ｈ”レベルにある。これにより、
ＭＯＳトランジスタＱ２１，Ｑ２２がオン状態にあるた
め、インバータ２２の“Ｈ”レベルの出力ｄがトランス
ファゲート１９を通過し、よって制御信号（反転信号）
Ａｂは“Ｈ”レベルとなる。

【００２６】次に、センスアンプ１１の出力ａが“Ｌ”
レベルから“Ｈ”レベルへ遷移すると、ＭＯＳトランジ
スタＱ２１がオフ状態、ＭＯＳトランジスタＱ２０がオ
ン状態となるが、インバータ２０の出力ｂが引き続き
“Ｈ”レベルにあり、ＭＯＳトランジスタＱ２２がオン
状態にあるため、制御信号Ａｂは“Ｈ”レベル状態を維
持する。

【００２７】センスアンプ１１の出力ａが“Ｌ”レベル
から“Ｈ”レベルへ遷移してから一定時間ｔ１１が経過
すると、インバータ２０，２２の各出力ｂ，ｄが“Ｈ”
レベルから“Ｌ”レベルへ遷移する。この遷移により、
ＭＯＳトランジスタＱ２２がオフ状態、ＭＯＳトランジ
スタＱ１９がオン状態となるため、インバータ２１の
“Ｌ”レベルの出力ｃがトランスファゲート１８を通過
し、よって制御信号Ａｂは“Ｌ”レベルとなる。ここ
で、上記一定時間ｔ１１は、インバータ１個分の遅延時
間である。

【００２８】インバータ２０，２２の各出力ｂ，ｄが
“Ｈ”レベルから“Ｌ”レベルへ遷移してから一定時間
ｔ１２が経過すると、インバータ２１の出力ｃが“Ｌ”
レベルから“Ｈ”レベルへ遷移する。このとき、ＭＯＳ
トランジスタＱ１９，Ｑ２０がオン状態にあるため、イ
ンバータ２１の“Ｈ”レベルの出力ｃがトランスファゲ
ート１８を通過し、よって制御信号Ａｂは“Ｌ”レベル
から“Ｈ”レベルに遷移する。ここで、上記一定時間ｔ
１２は、インバータ２１およびコンデンサＣ１１による
時定数回路の時定数によって決まる時間である。

【００２９】このようにして、データ遷移検出回路１７
は、センスアンプ１１の出力データａが“Ｌ”レベルか
ら“Ｈ”レベルへ、または“Ｈ”レベルから“Ｌ”レベ
ルへ遷移したことを直接検出し、その検出時に一定時間
ｔ１２だけ検出出力を、図１のスイッチ回路１３の制御
信号Ａおよびその反転信号Ａｂとして発生する。

【００３０】次に、このデータ遷移検出回路１７を用い
た本実施形態に係る読み出し回路の回路動作について、
図３のタイミングチャートを参照しつつ説明する。な
お、図３において、はメモリセル（図示せず）から読
み出されたデータＤ，Ｄｂ、はセンスアンプ１１の出
力データＯＵＴ′、は制御信号Ａの反転信号Ａｂ、
は最終的な出力データＯＵＴの各波形を示している。

【００３１】先ず、メモリセルから読み出されたデータ
Ｄ，Ｄｂは微小信号電圧であり、その電位差は微小であ
るため、ノイズ等の影響を強く受け易く、特にデータ遷
移時は不安定である。十分に時間が経過すれば安定状態
となるが、センスアンプ１１の出力端Ｏの状態によって
は、出力データＯＵＴは“Ｈ”レベルあるいは“Ｌ”レ
ベルに定まらない状態となる。

【００３２】ここで、センスアンプ１１の出力データＯ
ＵＴ′が“Ｌ”レベルから“Ｈ”レベル、または“Ｈ”
レベルから“Ｌ”レベルへ遷移すると、これをデータ遷
移検出回路１７が検出し、その検出時に一定時間だけ制
御信号Ａおよびその反転信号Ａｂを発生する。すると、
この制御信号Ａおよびその反転信号Ａｂに応答してそれ
までオン（閉）状態にあったスイッチ回路１３がオフ
（開）状態となり、センスアンプ１１と後段の出力回路
とを切り離す。

【００３３】これにより、データ遷移時に不安定な状態
にあるセンスアンプ１１の出力データＯＵＴ′は、後段
の出力回路へは転送されない。このとき、ラッチ回路１
６には、スイッチ回路１３がオフ状態となる直前のデー
タが保持されており、この保持データがセンスアンプ１
１の不安定な出力データＯＵＴ′に代えて後段の出力回
路に転送されることになる。そして、微小電位差が定常
になり、制御信号Ａおよびその反転信号Ａｂが消滅する
と、出力ラッチ区間が終了し、スイッチ回路１３が再び
オン状態となってセンスアンプ１１の正しい出力データ
ＯＵＴ′を後段の出力回路へ転送する。

【００３４】上述したように、スイッチ回路１３および
ラッチ回路１６からなる保障回路を備えた読み出し回路
において、センスアンプ１１の出力データＯＵＴ′の遷
移を直接検出するデータ遷移検出回路１７を設け、この
データ遷移検出回路１７の検出出力に基づいてスイッチ
回路１３のオン／オフ制御を行うようにしたことによ
り、突発的なノイズによる電位変動を保障できるととも
に、微小電位差のバウンド時に起こり得るセンスアンプ
１１の出力データＯＵＴ′の誤出力を確実に防止するこ
とができる。

【００３５】図４は、データ遷移検出回路１７の構成の
他の例を示すブロック図である。図４において、縦続接
続された４個のインバータ３１〜３４と、同様に縦続接
続された３個のインバータ３５〜３７が設けられ、各１
段目のインバータ３１，３５の各入力端がセンスアンプ
１１の出力端Ｏに接続される。一方のインバータ段の１
段目の出力と４段目の出力はＮＯＲゲート３８の２入力
となる。また、センスアンプ１１の出力データと他方の
インバータ段の３段目の出力はＮＯＲゲート３９の２入
力となる。ＮＯＲゲート３８，３９の各出力は、ＮＯＲ
ゲート４０の２入力となる。ＮＯＲゲート４０の出力は
反転信号Ａｂとなり、さらにインバータ４１で反転され
て制御信号Ａとなる。

【００３６】上記構成のデータ遷移検出回路１７におけ
る各部の波形を図５のタイミングチャートに示す。同図
において、ａはセンスアンプ１１の出力、ｂ，ｃ，ｄ，
ｅはインバータ３１，３２，３３，３４の各出力、ｆ，
ｇ，ｈはインバータ３５，３６，３７の各出力、ｉ，ｊ
はＮＯＲゲート３８，３９の各出力、ｋはＮＯＲゲート
４０の出力である制御信号（反転信号）Ａｂの各波形を
示している。

【００３７】このデータ遷移検出回路１７においては、
出力ａの“Ｌ”レベルから“Ｈ”レベルへの遷移タイミ
ングから出力ｂ，ｆの“Ｈ”レベルから“Ｌ”レベルへ
の遷移タイミングまでの時間がインバータ１個分の遅延
時間に相当し、制御信号（反転信号）Ａｂの“Ｌ”レベ
ルの期間、即ち出力ラッチ区間はインバータの段数によ
って決まる。

【００３８】このように、全て論理ゲートを用いて構成
したデータ遷移検出回路１７によれば、トランスファゲ
ートを用いた先の例のデータ遷移検出回路１７に比較し
て、安定した回路動作が得られる。

【００３９】図６は、後段の出力回路の構成の一例を示
す回路図である。図６において、正電源Ｖｄｄと負電源
Ｖｓｓとの間に、ＰｃｈＭＯＳトランジスタＱ３１およ
びＮｃｈＭＯＳトランジスタＱ３２が直列に接続されて
いる。ＭＯＳトランジスタＱ３１のゲートにはＮＡＮＤ
ゲート５１の出力端が、ＭＯＳトランジスタＱ３２のゲ
ートにＮＯＲゲート５２の出力端がそれぞれ接続されて
いる。

【００４０】ＮＡＮＤゲート５１は図１の出力データＯ
ＵＴを一方の入力とするとともに、先述した制御信号
（反転信号）Ａｂを他方の入力とする。ＮＯＲゲート５
２は、該出力データＯＵＴを一方の入力とするととも
に、先述した制御信号Ａを他方の入力とする。そして、
ＭＯＳトランジスタＱ３１，Ｑ３２のドレイン共通接続
点が回路出力端となり、この回路出力端から最終的な出
力データＤｏｕｔが導出される。

【００４１】このように、出力回路において、制御信号
Ａおよびその反転信号Ａｂを用いて出力データＤｏｕｔ
を一旦高インピーダンスの状態にすることにより、出力
データＤｏｕｔの貫通電流を低減させることも可能とな
る。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
センスアンプの出力データの外乱等による電位変動を保
障する回路を備えた半導体記憶装置の読み出し回路にお
いて、センスアンプの出力データの遷移を直接検出する
データ遷移検出回路を設け、このデータ遷移検出回路の
検出出力に基づいて保障動作を行うようにしたことによ
り、突発的なノイズによる電位変動を保障できるととも
に、微小電位差のバウンド時に起こり得るセンスアンプ
の出力データの誤出力を確実に防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す回路図である。

【図２】データ遷移検出回路の一例の回路動作を説明す
るためのタイミングチャートである。

【図３】本発明に係る読み出し回路の回路動作を説明す
るためのタイミングチャートである。

【図４】データ遷移検出回路の構成の他の例を示すブロ
ック図である。

【図５】データ遷移検出回路の他の例の回路動作を説明
するためのタイミングチャートである。

【図６】出力回路の構成の一例を示すブロック図であ
る。

【図７】従来例を示す回路図である。

【図８】従来例の回路動作を説明するためのタイミング
チャートである。

【符号の説明】

１１ センスアンプ １３ スイッチ回路 １６ ラッチ回路 １７ データ遷移検出回路 １８，１９ トランスファゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリセルから読み出される微小信号電
   圧を検出して増幅するセンスアンプと、 前記センスアンプの出力データの遷移を検出し、その検
   出時に一定時間だけ検出出力を発生するデータ遷移検出
   回路と、 前記センスアンプと後段の出力回路との間に設けられ、
   前記データ遷移検出回路の検出出力の発生期間だけオフ
   状態となって前記センスアンプと後段の出力回路とを切
   り離すスイッチ回路と、 前記スイッチ回路がオフ状態となる直前の前記センスア
   ンプの出力データを保持するラッチ回路とを備えたこと
   を特徴とする半導体記憶装置の読み出し回路。