KR20140109262A - 적분레벨 쉬프팅 래치회로 및 이 래치회로의 작동방법 - Google Patents

적분레벨 쉬프팅 래치회로 및 이 래치회로의 작동방법 Download PDF

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Abstract

제1 전압영역에서 입력신호를 수신하고 제2 전압영역에서 출력신호를 발생하는 적분레벨 쉬프팅 래치회로와, 이 회로의 작동방법. 이 래치회로는, 상기 제2 전압영역에서 작동하고, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 데이터 유지회로에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지회로에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하도록 구성된 상기 데이터 유지회로를 구비한다. 제어회로는, 클록신호를 수신하고 상기 데이터 유지회로를 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록 구성된다. 기록회로는, 상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지회로의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지회로에 기록하도록 구성된다. 추가로, 경쟁 완화회로는, 상기 입력신호를 수신하고, 상기 투과 위상동안, 상기 데이터 유지회로내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록회로를 지원하도록 구성된다. 특히, 이것은, 면적과 전력 양쪽이 효율적이고, 상기 제1 전압영역의 전압과 상기 제2 전압영역의 전압간의 변동이 비교적 크게 작동할 수 있는, 고성능 해결책을 제공한다.

Description

적분레벨 쉬프팅 래치회로 및 이 래치회로의 작동방법{AN INTEGRATED LEVEL SHIFTING LATCH CIRCUIT AND METHOD OF OPERATION OF SUCH A LATCH CIRCUIT}
본 발명은, 적분레벨 쉬프팅 래치회로 및 이 래치회로의 작동방법에 관한 것이다.
신호를 일 전압영역으로부터 다른 전압영역으로 변화할 필요가 있는 경우에 레벨 쉬프터 회로를 사용한다. 현대의 데이터 처리 시스템에서, 그 쉬프터 회로는, 데이터 처리 시스템의 특정 부분이 하나 이상의 그 밖의 부분에 대해 다른 전압영역에서 작동하도록 점점 더 많이 일반화되고 있다. 예를 들면, 집적회로내에, SRAM 메모리 등의 임베디드 메모리를 점증적으로 널리 사용하고 있는 추세다. 프로세스의 기하학적 구조의 소형화에 따라, 상기 메모리내 개개의 메모리 셀이 보다 적게 안정해지고 있다. 집적회로의 소비전력을 저감시키기 위해서는, 그 집적회로내에 있는 부품의 작동전압을 감소시키는 것이 바람직하다. 그러나, 이것을 상기 집적회로내에 메모리 디바이스와 연관된 액세스 논리회로를 비롯한 많은 부품들에 대해 행할 수는 있지만, 메모리 셀들의 안정성을 향상시키기 위해서는 메모리 디바이스 내에 메모리 셀들의 어레이를 구동하는데 보다 높은 전압이 필요한 경우도 있다. 따라서, 임베디드 SRAM 비트 셀은, 고전압 전원 공급장치를 사용하여 상태 유지를 보장할 수도 있고, 상기 메모리 디바이스 내의 상기 비트 셀들을 액세스하는데 이용된 상기 액세스 논리회로를 구비한 상기 시스템의 나머지는 저전압 전원 공급장치를 사용하여 소비전력을 저감시킬 수도 있다. 성능을 유지하고 전환 전력을 저감시키기 위해서는, 이들 영역간에 신호를 변화시키도록 레벨 쉬프터를 설치한다.
저전압 영역에서 발생한 신호들은 고전압 영역내에서 처리하기 전에 래칭될 필요가 있는 경우도 있다. 따라서, 메모리 디바이스의 예를 고려하면, 저전압 영역에서 액세스 논리회로에서 발생한 각종 신호들은, 비트 셀의 어레이를 포함하는 고전압 영역내에 추가로 처리하기 전에 래치회로를 사용하여 래칭될 경우도 있다. 저전압 영역 내지 고전압 영역 주변상의 상기 신호들을 먼저 레벨 쉬프트한 후, 그 신호들을 고전압 영역에서 래칭하는 것이 일반적인 실행이다.
US 특허번호 4,978,870에는, 종래의 레벨 쉬프터 뒤의 별도의 래치회로를 사용하여 입력신호를 레벨 쉬프트하고나서 래칭할 수 있는 기술이 개시되어 있다. 이러한 기술이 갖는 일 문제점은, 별도의 레벨 쉬프터 회로와 그 뒤의 래치회로의 존재로 인해 그 회로의 면적과 소비전력이 상대적 크다는 것이다. 또한, 보다 높은 성능의 해결책을 제공하는 것이 바람직할 것이다.
US 특허번호 6,351,173에는, 집적회로의 입력/출력부용 적분레벨 쉬프팅 래치가 기재되어 있다. 본 특허에 기재된 회로에서는, 이 회로를 사용하기 가능한 전압 쉬프팅 범위가, 설계에서 NMOS 부품과 PMOS 부품의 크기 비율에 좌우된다. 레벨 쉬프팅이 필요한 범위가 증가할수록, 그 쉬프팅 동작에 포함된 대기 시간이 길어져서, 결국에는 그 회로가 고장나게 될 것이다. 이것은 현대의 데이터 처리 시스템에서 점점 더 많이 중요해지고 있고, 여기서, 저전압 영역과 고전압 영역간의 전압차는 전원공급장치 허용오차 변화량 및 IR 강하를 고려할 때 400mV만큼 클 수 있다.
US 2012/0044009 A1에는 레벨 쉬프팅 래치회로가 기재되어 있다. 그렇지만, 기재된 구현에서는, 메모리 디바이스 내에서 액세스 논리회로와 비트 셀의 어레이와의 사이의 인터페이스에서와 같은 많은 구현에 있어서 필요하듯이, 상기 래치가 클록동작되지 않기 때문에 참된 동기적 래치를 제공하지 않는다. 또한, 입력은 상기 클록에 의해 게이팅(gating)되지 않아서, 어떠한 입력의 변화도 "래칭된" 상태에 영향을 미칠 수 있다.
전체 내용이 참고로 포함된 공동 소유의 동시 계류중인 특허출원 US 2008/0157848 A1에는, 상기 저전압 영역과 상기 고전압 영역간의 큰 범위의 전압차에 대해 효율적으로 작동할 수 있는 전압영역 사이에서 사용하기 위한 레벨 쉬프팅 회로가 기재되어 있다. 그러나, 상술한 레벨 쉬프팅과 래치 기능성을 행하기 위해서는 상기 레벨 쉬프터 회로 뒤에 별도의 래치회로를 설치할 필요가 있을 것이다.
성능이 개선되고, 레벨 쉬프팅 회로 뒤의 별도의 래치회로를 설치한 것보다 면적과 전력이 효율적이지만, 종래의 집적된 해결책보다 저전압 영역과 고전압 영역 사이의 증가된 전압의 변동을 수용할 수도 있는, 적분레벨 쉬프팅 래치회로를 제공하는 것이 바람직할 것이다.
제 1 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치(first voltage supply)로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치(second voltage supply)로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로를 제공하고, 상기 적분레벨 쉬프팅 래치회로는, 상기 제2 전압영역에서 작동하고, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 데이터 유지회로에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지회로에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하도록 구성되고, 그 유지된 데이터 값이 상기 출력신호를 구성하는, 상기 데이터 유지회로; 클록신호를 수신하고 상기 데이터 유지회로를 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록 구성된 제어회로; 상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지회로의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지회로에 기록하도록 구성된 기록회로; 및 상기 입력신호를 수신하고, 상기 투과 위상동안, 상기 데이터 유지회로내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록회로를 지원하도록 구성된 경쟁 완화회로를 구비한다.
본 발명에 따라, 상기 데이터 유지회로는, 상기 래치의 투과 위상동안 상기 데이터 유지회로에 데이터를 기록할 때 레벨 쉬프팅 기능을 행할 수 있다. 일 실시예에서, 이 레벨 쉬프팅 기능은, 피드백 메카니즘을 제공하는 상기 데이터 유지회로내의 부품의 배치를 거쳐 행해진다. 그렇지만, 상기 데이터 유지회로내의 부품의 배치가 의미하는 것은, 상기 데이터 유지회로내의 적어도 하나의 부품의 작용이, 상기 기록회로가 상기 투과 위상동안 적어도 하나의 내부 노드상의 전압을 변경하려고 하고 있을 때 상기 기록회로의 작용에 반하는 작용이라는 것이다. 그러나, 본 발명에 따라, 경쟁 완화회로는, 상기 투과 위상동안에, 상기 부품에서의 전압강하를 감소시키기 때문에, 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록회로를 지원하는데 사용된다.
이러한 해결방법으로, 레벨 쉬프팅 회로 뒤의 별도의 래치회로를 설치하는 종래의 해결방법과 비교할 때, 상당한 성능, 소비전력 및 면적 절감의 이점을 제공하는 적분레벨 쉬프팅 래치회로가 된다. 또한, 본 발명의 적분레벨 쉬프팅 래치회로는, 제1 전압영역과 제2 전압영역간의 전압차가 상당할 경우에도 효율적으로 작동할 수 있다.
상술한 실시예의 적분레벨 쉬프팅 래치회로는, 특히, 상기 제2 전압영역이 상기 제1 전압영역보다 높은 전압에 있는 경우, 즉 상기 제2 전압레벨과 상기 공통 전압레벨간의 차이는 상기 제1 전압레벨과 상기 공통 전압레벨간의 차이보다 높은 경우에, 사용되는 것이 이롭다.
상기 경쟁 완화회로는 다양한 방식으로 배치될 수 있다. 그렇지만, 일 실시예에서, 상기 경쟁 완화회로는 상기 제2 전압영역에서 작동하고, 상기 제1 전압영역에서는 상기 입력신호에 의거하여, 상기 투과 위상에서 상기 적분레벨 쉬프팅 래치회로를 통해 단락 경로가 일어나는 것을 방지하는 저항 경로를 상기 투과 위상동안 나타낸다. 따라서, 이러한 배치는, 잠재적 단락 경로가 일어나는 것에 대해 상기 회로를 보호하고, 또한 상기 투과 위상동안 적어도 하나의 내부 노드상의 상기 전압을 변경할 때 상기 기록회로를 지원한다.
일 실시예에서, 상기 경쟁 완화회로는 제1 노드와 제2 노드의 사이에 연결되고, 상기 제어회로의 제1 부분은 상기 제1 노드와 상기 제2 노드의 사이에 상기 경쟁 완화회로와 병렬로 연결된다. 상기 래칭 위상에서, 상기 제어회로의 상기 제1 부분은, 상기 제1 및 상기 제2 노드를 연결해서 상기 래칭 위상동안 상기 경쟁 완화회로의 작동을 방지한다. 이것은, 상기 경쟁 완화회로의 상기 투과 위상에 대한 작용을 제한하므로, 상기 래칭 위상동안 상기 경쟁 완화회로가 어떠한 전력도 소비하지 못하게 하는, 간단하고 효율적인 메카니즘을 제공한다.
일 실시예에서, 상기 제2 노드는 첫 번째 제2 노드부와 두 번째 제2 노드부를 구비하고, 적어도 상기 투과 위상에서 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부는 서로 분리되어 상기 첫 번째 제2 노드부에서의 전압레벨이 상기 두 번째 제2 노드부에서의 전압레벨과 다르게 할 수 있다. 이에 따라 상기 경쟁 완화회로가 상기 투과 위상동안 상기 데이터 유지회로내의 관련 부품(들)에서의 전압강하를 보다 용이하게 감소시킬 수 있다.
일 실시예에서는, 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부를 래칭 위상에서 계속 서로 분리하여도 되고, 다른 실시예에서는, 상기 제어회로의 상기 제1 부분을, 상기 래칭 위상동안 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부를 연결하도록 구성한다. 예를 들면, 이것은, 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부 사이에 연결된 상기 제어회로의 상기 제1 부분내의 트랜지스터를 포함하여서 이루어질 수 있고, 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부가 상기 투과 위상동안 서로 분리되지만 상기 래칭 위상동안 서로 연결되도록, 상기 클록신호에 의해 제어될 수 있다. 이 트랜지스터는, 첫 번째 제2 노드부와 상기 두 번째 제2 노드부 양쪽이 반드시 상기 래칭 위상동안 동일 전압에 있도록 함으로써 등화 기능을 제공할 것이다. 따라서, 이것은, 상기 제어회로의 제1 부분의 다른 부품에서의 변동으로 일어날 수 있는 어떠한 영향을 제거하기 때문에, 상기 회로의 변동에 대한 내성을 향상시키고, 수율을 향상시킬 가능성이 있다.
상기 경쟁 완화회로의 형태는 다양할 수 있지만, 일 실시예의 상기 경쟁 완화회로는, 상기 제1 노드와 상기 첫 번째 제2 노드부 사이에 연결된 제1 PMOS트랜지스터 회로와, 상기 제1 노드와 상기 두 번째 제2 노드부 사이에 연결된 제2 PMOS트랜지스터 회로를 구비한다.
또한, 상기 경쟁 완화회로는, 상기 적분레벨 쉬프팅 래치회로내에 다양한 장소에 배치될 수 있다. 일 실시예에서, 상기 경쟁 완화회로는, 제2 전압레벨과 상기 데이터 유지회로의 제1 단부(end) 사이에 연결된다. 그렇지만, 다른 실시예에서, 상기 경쟁 완화회로는, 상기 데이터 유지회로의 내부 노드 사이에 연결되어도 된다. 일부의 경우에는, 이러한 다른 해결방법으로, 보다 좋은 셧오프 특성을 일으킬 수 있으므로, 상기 투과 위상동안 상기 적어도 하나의 내부 노드상의 전압을 변경하는 상기 기록회로의 작업을 더욱 완화시킬 수 있다.
이러한 다른 해결방법의 특정한 일 구성에서, 상기 데이터 유지회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하고, 상기 경쟁 완화회로는 상기 교차결합 쌍의 인버터의 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 사이에 연결된다.
상기 데이터 유지회로의 형태는 다양할 수 있다. 일 실시예에서, 상기 적분레벨 쉬프팅 래치회로내에 상기 경쟁 완화회로가 놓이는 곳에 상관없이, 상기 데이터 유지회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하고, 상기 제어회로는 상기 투과 위상동안 상기 교차결합 쌍의 인버터의 상기 NMOS 트랜지스터를 디스에이블(disable)하도록 구성된다.
상기 데이터 유지회로를 상기 투과 위상으로 놓는 상기 클록신호의 제1 위상과, 상기 데이터 유지회로를 상기 래칭 위상으로 놓는 상기 클록신호의 제2 위상은 구현에 따라 달라지기도 한다. 예를 들면, 일 실시예에서, 상기 클록신호의 제1 위상은 논리적 0의 레벨이고, 상기 클록신호의 제2 위상은 논리적 1의 레벨이며, 다른 실시예에서는, 상기 클록신호의 제1 위상은 논리적 1의 레벨이고, 상기 클록신호의 제2 위상은 논리적 0의 레벨이다.
일 실시예에서, 상기 클록신호는 상기 제1 전압영역에서 발생되어도 되고, 다른 실시예에서 상기 클록신호는 상기 제2 전압영역에서 발생되어도 된다. 일 실시예에서, 상기 클록신호가 제2 전압영역에서 발생되는 경우, 이것에 의해 상기 기록회로를 형성하는데 사용된 풀다운 부품의 스택 사이즈를 축소시킬 수 있다.
상기 데이터 유지회로가 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하는 경우의 일 실시예에서, 상기 투과 위상동안 상기 경쟁 완화회로에 의해 전압강하가 감소된 상기 적어도 하나의 부품은 상기 PMOS 트랜지스터의 적어도 하나이다.
제 2 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로의 작동방법을 제공하고, 상기 방법은, 상기 제2 전압영역에서 작동하는 데이터 유지회로를 이용하여, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 상기 데이터 유지회로에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지회로에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하는 단계; 상기 유지된 데이터 값을 상기 출력신호로서 출력하는 단계; 수신된 클록신호에 따라 상기 데이터 유지회로를 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하는 단계; 상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지회로의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지회로에 기록하는 단계; 및 경쟁 완화회로를 이용하여, 상기 투과 위상동안, 상기 입력신호에 의거하여 상기 데이터 유지회로내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록단계를 지원하는 단계를 포함한다.
제 3 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로를 제공하고, 상기 적분레벨 쉬프팅 래치회로는, 상기 제2 전압영역에서 작동하고, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 데이터 유지수단에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지수단에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하도록 구성되고, 그 유지된 데이터 값이 상기 출력신호를 구성하는, 상기 데이터 유지수단; 클록신호를 수신하고 상기 데이터 유지수단을 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록 구성된 제어수단; 상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지수단의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지수단에 기록하도록 구성된 기록수단; 및 상기 입력신호를 수신하고, 상기 투과 위상동안, 상기 데이터 유지수단내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록수단을 지원하도록 구성된 경쟁 완화수단을 구비한다.
제 4 국면에서 본 본 발명은, 메모리 컴파일러 컴퓨터 프로그램과 연관되어 회로소자들의 정의와 이 회로소자들을 조합하는 데이터 정의 규칙들을 지정하는 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생하여, 그 발생된 인스턴스가 본 발명의 제 1 국면에 따른 적분레벨 쉬프팅 래치회로를 내장하는 메모리 디바이스를 지정하도록, 컴퓨터를 제어하기 위한 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 프로그램 기억매체(예를 들면, 비일시적 기억매체)를 제공한다.
본 발명을 아래의 첨부도면에 나타낸 것과 같은 실시예들을 참조하여 예시로만 더 설명하겠다:
도 1은 종래기술에 따른 메모리 디바이스의 블록도이고,
도 2는 일 실시예에 따른 적분레벨 쉬프팅 래치회로를 나타내고,
도 3은 일 실시예에 따른 도 2의 회로의 투과 위상과 래칭 위상을 개략적으로 나타내고,
도 4a 및 4b는 투과 위상과 래칭 위상 각각에서의 일 실시예에 따른 도 2의 상기 적분레벨 쉬프팅 래치회로의 동작을 나타내고,
도 5a 및 5b는 상기 투과 위상과 래칭 위상 양쪽에서의 도 2의 적분레벨 쉬프팅 래치회로의 동작의 구체적인 예를 나타내고,
도 6은 다른 실시예에 따른 적분레벨 쉬프팅 래치회로를 나타내고,
도 7a 및 7b는 또 다른 실시예에 따른 적분레벨 쉬프팅 래치회로를 나타내고,
도 8a 및 8b는 추가의 또 다른 실시예에 따른 적분레벨 쉬프팅 래치회로를 나타내고,
도 9는 메모리 컴파일러가 상기 기재된 실시예들의 하나 이상의 적분레벨 쉬프팅 래치회로를 포함한 메모리 인스턴스를 발생하는 동작을 개략적으로 나타낸 도면이고,
도 10은 상술한 실시예들에 따르는 메모리 인스턴스를 발생하도록 메모리 컴파일러 동작을 행할 수도 있는 컴퓨터 시스템의 도면이다.
도 1은, 제1 전압레벨VDDP와 접지전압레벨(미도시됨)을 제공하는 제1 전압 전원 공급장치로 작동하는 제1 전압영역에 메모리 디바이스(10)의 액세스 논리회로(20)가 설치되고, 또 제2 전압레벨VDDC와 상기 접지전압레벨을 제공하는 제2 전압 전원 공급장치로 작동하는 제2 전압영역에 상기 비트 셀의 어레이(30)가 설치되는, 상기 메모리 디바이스(10)를 개략적으로 나타내는 블록도다. 제2 전압레벨VDDC는 상기 제1 전압레벨VDDP보다 높다. 이에 따라 상기 액세스 논리회로(20)가 소비전력을 감소시켜 작동할 수 있고, 상기 비트 셀 어레이(30)는 상태 유지를 보장하기에 충분한 전압레벨에서 작동된다.
액세스 논리회로(20)는, 경로(55) 상의 다수의 제어신호를 수신하고, 이들의 제어신호는 기록 트랜잭션, 판독 트랜잭션, 이들 트랜잭션의 어드레스 등을 식별한다. 또한, 상기 액세스 논리회로(20)는, 경로 60 상에서 상기 비트 셀의 어레이(30)내에서 행해질 기록 트랜잭션용 기록 데이터를 수신하고, 경로 75 상에서 상기 비트 셀의 어레이(30)내에서 행해진 판독 트랜잭션에 의해 생기는 판독 데이터를 출력한다. 당업자라면 알 수 있듯이, 상기 액세스 논리회로(20)는, 다수의 부품, 이를테면, 어드레스 래치와, 적합한 워드선 인에이블 신호를 발생하여 상기 비트 셀의 어레이(30)내에 어드레스 행을 활성화하기 위해서 상기 어드레스를 디코딩하는 다수의 단계의 워드선 디코딩회로와, 기록동작시 상기 비트 셀의 어레이내에 비트선상의 전압을 제어하는데 사용된 기록 데이터 경로 논리회로와, 판독동작에 응답하여 상기 비트 셀의 어레이로부터 판독된 데이터를 처리하는 다수의 판독 데이터 경로 논리회로를 구비한다. 이에 따라서, 기록동작을 위해서는, 상기 비트 셀의 어레이(30)에 발행하는 다수의 신호(이들 신호는 도 1에서 화살표 65로 개략적으로 나타냄)를 발생한다. 이들 신호는, 그들 신호의 전압을 저전압 영역으로부터 고전압 영역으로 변환하기 위해서 레벨 업(up) 쉬프팅 기능(40)이 이루어질 필요가 있다. 마찬가지로, 경로(70) 상에서 상기 비트 셀의 어레이(30)로부터 판독된 어떠한 데이터도, 상기 전압레벨을 상기 고전압 영역으로부터 저전압 영역으로 변환하기 위해서 레벨 다운(down) 쉬프팅 기능(50)이 이루어질 필요가 있고, 그 후, 이들 신호는 액세스 논리회로(20)에 의해 나중에 처리된다.
상기 레벨 업 쉬프팅 회로(40)의 구현은, 일반적으로 상기 레벨 다운 쉬프팅 회로(50)보다 더 문제가 있는데(실제로, 많은 경우에 특정 레벨 다운 쉬프팅 회로가 필요하지 않을 수도 있다), 그 이유는, 레벨 업 쉬프팅을 행할 때, 상당한 전력이 소비될 수 있고, 단락 전류 경로를 생성할 가능성도 있는 다수의 DC경로를 확립할 가능성이 있기 때문이다. 특히, 이후에 기재한 실시예들의 적분레벨 쉬프팅 래치회로는, 레벨 업 쉬프팅 기능(40)을 구현하는데 적합하고, 또 그 결과로 얻어진 레벨 쉬프트 신호를 래칭할 수 있다.
도 2는 일 실시예에 따른 적분레벨 쉬프팅 래치회로를 개략적으로 나타낸다. 이 래치회로내의 PMOS 트랜지스터와 NMOS 트랜지스터의 배치는, 다수의 기능을 제공한다. 먼저, 데이터 유지회로는, NMOS 트랜지스터N4(105)및 N5(115)와 조합하여 PMOS 트랜지스터P3(100) 및 P4(110)로 형성된다. 이들의 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터가 상호 연결되는 방식으로 인해, 데이터 유지회로는 교차결합 쌍의 인버터를 형성한다. 데이터 유지회로는, 공급전압VDDC와 접지전압을 사용하여 제2 전압영역(즉, 고전압 영역)에서 작동하고, 한쌍의 내부 노드(120, 125)의 반대의 논리값, 즉 노드 120에서의 논리적 1의 값과 노드 125에서의 논리적 0의 값, 또는 이와는 달리 노드 120에서의 논리적 0의 값과 노드 125에서의 논리적 1의 값을 기억함으로써 데이터 값을 데이터 유지회로에 기록할 수도 있는 투과 위상에서 작동하도록 구성된다. 상기 투과 위상동안 데이터 유지회로에 데이터 값을 기록하는 것은 입력신호IN의 값에 좌우될 것이다.
또한, 데이터 유지회로(100, 105, 110, 115)는, 상기 래치의 투과 위상동안 그 데이터를 데이터 유지회로에 기록할 때 레벨 쉬프팅 기능을 행한다. 이 레벨 쉬프팅 기능은, 피드백 메카니즘을 제공하는 상기 데이터 유지회로내의 부품의 배치로 인해 행해지고, 상기 데이터 유지회로가 상기 저전압 영역과 상기 고전압 영역간의 차이가 상대적으로 큰 경우에도 효율적인 레벨 쉬프팅을 행하는 것을 가능하게 한다.
상기 투과 위상 후에, 상기 데이터 유지회로는, 상기 투과 위상동안 상기 데이터 유지회로내에 기록된 데이터 값이 래칭 위상동안 어떠한 입력신호의 변화에도 상관없이 유지되는 상기 래칭 위상에 들어간다.
제어회로는, 3개의 PMOS 트랜지스터(135, 140, 145)와 NMOS 트랜지스터N3(130)로 형성된다. 이들 트랜지스터는, 데이터 유지회로를 제어하여 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하고 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록, 상기 클록신호CK와 반전된 클록신호CKB에 따라 작동된다.
도 2에 나타낸 구체적인 구성에 있어서, 본 회로는, 위상2 레벨 쉬프트 래치로서 작용하여, 상기 투과 위상과 상기 래칭 위상이 도 3에 나타낸 바와 같다. 특히, 상기 클록신호(300)의 상승에지에서, 입력신호의 변화가 일어나서, 입력 데이터는 그 상승 클록 에지 직후에 INO(315)의 값으로 천이한다. 상기 클록신호의 고위상 뒤에, 상기 클록은 시점(305)에서 논리적 0의 레벨로 천이하고, 이것은 도 2의 래치의 상기 투과 위상을 개시되게 한다. 이 기간동안, 데이터 유지회로의 내부 노드(120, 125)는, 입력 데이터IN0의 값에 따라 갱신된다. 그 다음의 상승 에지(310)에서, 상기 데이터 유지회로는 래칭 위상에 들어가고, 이때 INO의 시점(310)에서의 값이 데이터 유지회로내에 유지되고, 신호 CORED와 CORED의 반전 신호(도 2에는 NCORED라고 도시됨) 중 하나의 신호로 형성된 출력신호로서 제공된다.
도 2로 되돌아가면, NMOS트랜지스터NO(170)와 조합하여 2개의 NMOS 트랜지스터N1(160) 및 N2(165)로 기록회로를 형성한다. 특히, 클록신호가 로우(low)(따라서, CKB가 하이(high))일 경우 상기 투과 위상동안, NMOS 트랜지스터NO(170)가 도통되어, NMOS 트랜지스터N1(160) 및 N2(165)를 활성화해서 그 내부 노드(120, 125)에서의 전압은 필요한 경우 입력신호IN과 그 입력신호의 반전 신호INB에 따라 조정된다.
그러나, 앞서 설명한 상기 데이터 유지회로내의 부품의 피드백 배치는, 데이터 유지회로내의 PMOS 부품(100, 110) 중 하나의 작용은, 기록회로가 상기 투과 위상동안 적어도 하나의 내부 노드상의 전압을 변경하려고 하고 있을 때 상기 기록회로가 작용하지 못하도록 작용할 것이다는 것을 의미한다.
이러한 과제를 경감시키기 위해서는, 도 2의 실시예에 따른 경쟁 완화회로를 이용한다. 특히, 도 2에 도시된 것처럼, 상기 경쟁 완화회로는, 입력신호IN과 그 입력신호의 반전 신호INB를 각각 수신하도록 구성된 PMOS 트랜지스터P1(150) 및 P2(155)로 구성된다. 보다 상세히 후술하는 것처럼, 상기 투과 위상동안, 상기 경쟁 완화회로는 상기 데이터 유지회로내의 PMOS 트랜지스터P3(100)과 P4(110) 중 하나에서의 전압강하를 감소시켜, 상기 입력 데이터IN가 상기 노드들 상의 전압을 뒤집을 필요가 있는 경우에 상기 데이터 유지회로의 내부 노드(120, 125)상의 전압을 변경할 때 상기 기록회로내의 NMOS 트랜지스터N1(160) 및 N2(165)를 지원한다.
도 4a는 도 2의 회로의 부품이 상기 투과 위상동안에 디스에이블되는 것을 개략적으로 나타내고, 본 실시예에서 상기 투과 위상은 상기 클록신호 CK가 논리적 0의 레벨에 있는 동안 일어난다. 상기 클록신호 CK가 논리적 0의 레벨에 있으므로, 이것은 트랜지스터N3(130)을 디스에이블하고 나서, 상기 데이터 유지회로내의 2개의 NMOS 트랜지스터N4(105) 및 N5(115)을 디스에이블한다. 또한, 상기 반전 클록신호 CKB가 논리적 1의 레벨에 있으므로, 이것은 효과적으로 상기 제어회로 내의 3개의 PMOS 트랜지스터 P5(135), P6(140) 및 P7(145)를 디스에이블할 것이다.
이때, 상기 입력신호 IN 및 INB는 상기 저전압 영역에서 발생된다. 일 실시예에서는, 상기 클록신호 CK 및 CKB를 이 저전압 영역에서 발생한다. 이 경우에, 이때 상기 저전압영역에서 발생된 CKB 신호의 논리적 1의 값은 PMOS 트랜지스터 P5(135), P6(140) 및 P7(145)를 완전히 차단시키지 않지만, 그들은 상기 투과 위상에서 이 회로의 동작에 상당한 영향을 미치지 않도록 충분하게 차단되는 것이 일반적이다. 다른 실시예에서, 상기 클록신호 CK와 그 반전신호 CKB는, 실제로 고 VDDC 전압영역에서 발생되기 때문에, PMOS 트랜지스터(135, 140, 145)는 완전히 차단된다. 이에 따라 저전압 영역에서 클록신호를 발생하는 실시예에 대해 NMOS 트랜지스터N1(160), N2(165) 및 NO(170)를 더욱 소형화할 수 있다.
도 4b는 도 2의 회로의 래칭 위상을 나타낸다. 상기 래칭 위상은, 클록신호 CK가 논리적 1의 레벨일 때 일어남에 따라서, 상기 반전 클록신호 CKB는 논리적 0의 레벨에 있을 것이다. 이에 따라 NMOS 트랜지스터 NO(170)가 차단됨으로써, 2개의 NMOS 트랜지스터N1(160) 및 N2(165)도 디스에이블된다. 반대로, 상기 반전 클록신호 CKB가 논리적 0의 레벨에 있기 때문에, 3개의 PMOS 트랜지스터(135, 140, 145)가 도통됨에 따라서, 상기 래칭 위상동안 상기 경재 완화회로(150, 155)가 작동되지 않게 한다.
이하, 상기 도 2의 회로의 동작을 도 5a 및 5b에 개략적으로 도시된 바와 같이, 구체적인 예를 참조하여 더 설명하겠다. 이 예에서는, 도 5a에 도시된 바와 같이, 투과 위상의 초기에, 노드 120는 논리적 1의 레벨을 기억하고, 노드 125는 논리적 0의 레벨을 기억한다고 한다. 그러나, 상기 투과 위상동안에, 상기 입력신호IN은, 저전압 영역에서 논리적 0의 레벨로부터 논리적 1의 레벨로 천이하는 반면에, 상기 반전 입력신호INB는 논리적 1의 레벨로부터 논리적 0의 레벨로 천이한다. 도 4a를 참조하여 상술한 것처럼, 상기 투과 위상동안, 트랜지스터 N3(130), N4(105), N5(115), P5(135), P6(140) 및 P7(145) 모두가 차단된다. 추가로, INB의 값이 논리적 0의 레벨로 천이할 때도, NMOS 트랜지스터 N2(165)가 차단된다.
입력값 IN이 논리적 1의 레벨로 천이할 때, NMOS 트랜지스터(160)가 도통되는 것에 의해 그 NMOS 트랜지스터가 노드(120) 상의 전압을 논리적 0의 레벨로 방전하기 시작하도록 한다(이때, CKB 신호도 논리적 1의 레벨에 있으므로, NMOS 트랜지스터NO(170)가 도통된다). 그러나, 이때, NMOS 트랜지스터N1(160)과 NO(170)는 저전압 영역에서 발생되는 신호 INB와 CKB로 인해 완전히 도통되지 않는다(다른 실시예에서, 상기 트랜지스터 N0(170)는 고전압 영역에서 클록신호를 발생하는 경우에 완전히 도통되지만, 그 실시예에서도 상기 입력신호를 저전압 영역에서 발생하였고 그에 따라서 상기 트랜지스터N1(160)은 완전히 도통되지 않는다).
도 5a에 도시된 구체적인 예시에서 안 것은, 초기에, PMOS 트랜지스터 P3(100)에의 입력은 논리적 0의 레벨임에 따라서, 이 PMOS 트랜지스터는 확실히 도통되고, 그 노드(120)를 논리적 1의 레벨로 끌어당긴다. 이에 따라서, 이것은 경쟁의 원인이 되는 경우도 있는데, 그 이유는 NMOS 트랜지스터N1(160)의 작용이 PMOS 트랜지스터P3(100)의 반대의 작용을 약화시켜야 하기 때문이다.
이 처리를 지원하도록, 상기 경쟁 완화회로(150, 155)가 상기 투과 위상으로 배치된다. 특히, PMOS 트랜지스터P2(155)는 논리적 0의 값INB에 의해 완전히 도통되지만, PMOS 트랜지스터P1(150)은 저전압 영역VDDP의 논리적 1의 값에 있는 입력신호IN에 의해 완전히 차단되지 않는다. 따라서, 이것은 PMOS 트랜지스터P1(150)을 통해 저항경로가 생겨서 PMOS 트랜지스터P3(100)에 연결된 노드(200)에서 효과적으로 전압이 강하하게 된다. 이것은, PMOS 트랜지스터P3(100)에서의 전압강하를 감소시킴에 따라서, 이 PMOS 트랜지스터의 작동을 약화시켜, 그 PMOS 트랜지스터P3(100)의 작용을 약화시킬 때 상기 NMOS 트랜지스터N1(160)을 지원한다.
이것은 트랜지스터P1(150), P3(100), N1(160) 및 NO(170)을 통과하는 DC 전류경로를 일시적으로 생성하지만, 이러한 DC 전류경로의 생명이 비교적 짧고, 그 상태가 뒤집히자마자, PMOS 트랜지스터P3(100)는 확실히 차단되어, 그 DC전류경로가 제거된다.
그 후, 상기 회로는, 도 5b에 도시된 것과 같이 상기 래칭 위상에 들어간다. 상술한 것처럼, 이 시점에서 3개의 PMOS 트랜지스터 P5(135), P6(140) 및 P7(145)가 확실히 도통되므로, 노드(200, 205)가 고전압 전원공급장치VDDC에 연결된다. 이것은 상기 경쟁 완화회로(150, 155)의 작동을 효과적으로 정지시킨다. 상기 트랜지스터N1(160), N2(165), N0(170)가 이 위상에서 디스에이블되므로, 입력신호의 변화는 상기 데이터 유지회로내에 기억된 데이터에 영향을 미칠 수 없음에 따라서, 그 데이터 값은 고전압 영역에서 안전하게 래칭되고, 이때, CORED 출력은 논리적 0의 레벨이 되고, NCORED 출력은 고전압 영역에서 논리적 1의 값이 된다.
도 2의 회로가 위상 2 레벨 쉬프팅 래치를 나타내지만, 이 회로는, 이전에 클록신호 CK를 수신한 부품 모두가 지금 클록신호 CKB를 수신하고, 이전에 상기 신호 CKB를 수신한 부품 모두가 지금 클록신호 CK를 수신하도록, 클록 입력을 뒤집음으로써, 위상 1 레벨 쉬프팅 래치를 제공하는데만 쉽게 사용될 수 있다. 이러한 배치가 도 6에 도시되어 있다. 이에 따라서, 도 6의 회로를 사용하는 경우, 상기 투과 위상은 클록신호의 논리적 1의 레벨일 때 생기고, 상기 래칭 위상은 클록신호의 논리적 0의 레벨일 때 생긴다.
도 2 및 도 6에서, PMOS 트랜지스터P7(145)는, 상기 래칭 위상동안 노드(200, 205) 양쪽의 전압이 정확히 반드시 같게 함으로써 등화기능을 제공한다. 따라서, 이것은, 상기 PMOS 트랜지스터P5(135) 및 P6(140)의 변동으로 일어날 수 있는 어떠한 영향도 없앤다. 따라서, 이것은, 상기 회로의 변동에 대한 내성을 향상시키기 때문에, 수율을 향상시킬 가능성이 있다.
그렇지만, PMOS 트랜지스터P7(145)의 포함은 클록신호 경로상의 부하를 추가한다. 클록신호 경로의 정전용량을 가능한 많이 감소시키는 것이 바람직한 경우가 많고, 이에 따라서 다른 실시예에서는 PMOS 트랜지스터P7(145)가 생략될 수 있다. 도 7a는 그 결과로 얻어진 회로를 나타낸 것으로, 도 2의 회로에 대해 다른 실시예를 형성하는데 사용될 수 있으므로, 위상 2 레벨 쉬프팅 래치를 제공한 것을 나타낸다. 마찬가지로, 도 7b도 상기 결과로 얻어진 회로를 나타낸 것으로, 도 6의 회로 대신에 위상 1 레벨 쉬프팅 래치를 제공하는데 사용될 수 있는 회로를 나타낸다.
이전에 기재된 실시예들에서, 상기 경쟁 완화회로와, 상기 PMOS 트랜지스터(135, 140, 145)로 구성된 제어회로의 일부가, 상기 고전압 전원공급장치VDDC와 상기 데이터 유지회로의 일 단부 사이에 위치되지만, 그 부품을 이렇게 배치하는 것이 필수적인 것은 아니다. 특히, 도 8a는 도 7a의 다른 버전의 회로를 나타낸 것으로, 여기서 상술한 경쟁 완화회로 및 제어회로 부품은 상기 데이터 유지회로의 상기 PMOS 트랜지스터P3(100), P4(110)와 NMOS 트랜지스터N4(105), N5(115) 사이에 배치된다. 상기 회로의 동작은, (등화용 PMOS 트랜지스터P7(145)가 없는 것이외는) 도 2의 제1 실시예를 참조하여 설명한 동작과 같다. 그렇지만, 일부의 실시예에서는, 상기 트랜지스터내에 기판 바이어스 효과가 있을 수도 있는 예시 구현에 대해서, 이러한 배치는, 보다 좋은 셧오프 특성을 제공할 수 있어서, 상기 기록회로가 동작의 상기 투과 위상동안 상기 데이터 유지 디바이스의 내부 상태를 보다 쉽게 뒤집을 수 있다는 것을 발견하였었다.
마찬가지로, 도 8b도 위상 1 레벨 쉬프팅 래치를 제공하는데 사용될 수 있는 유사한 배치를 나타내고, 또 다시 도 8b와 도 8a간의 차이는 클록신호가 반전되어 있다는 것뿐이다.
도 9는 상술한 실시예에 따른 하나 이상의 적분레벨 쉬프팅 래치회로를 구비한 메모리 인스턴스가 메모리 아키텍처(410)를 참조하여 메모리 컴파일러(400)로부터 생성될 수 있는 모양을 개략적으로 나타낸다. 상기 메모리 아키텍처(410)는, 메모리 인스턴스를 생성하기 위해서 회로소자들의 정의와 그 회로소자들을 조합하기 위한 데이터 정의 규칙들을 특정한다. 상기 메모리 인스턴스의 특별한 요구사항은, 그래픽 유저 인터페이스(GUI)를 거쳐 입력 파라미터로서 메모리 컴파일러(400)에 넣어져 있다. 당업자라면 알 수 있듯이, 이러한 입력 파라미터는, 원하는 메모리 인스턴스의 여러 가지의 특징, 예를 들면, 상기 메모리 어레이의 사이즈를 정의하는 것, 상기 메모리 어레이의 다중화 구성, 전력 게이팅 특징 등의 여러 가지의 선택적 특징의 선택, 지원되는 내장된 자체 테스트(BIST) 모드 등을 특정할 수 있다.
그 후, 메모리 컴파일러(400)는, 상기 입력 파라미터와 메모리 아키텍처(410)에 의거하여 상기 필요한 메모리 인스턴스를 발생한다. 일 실시예에 따라, 상기 메모리 컴파일러는, 상기 메모리 디바이스 내에 액세스 논리회로와 상기 비트 셀의 어레이의 사이에 하나 이상의 적분레벨 쉬프팅 래치회로를 구비하고, 각 적분레벨 쉬프팅 래치회로는 상기 도면들을 참조하여 설명한 형태를 갖는다.
도 10은 메모리 인스턴스를 발생하기 위해서 상술한 메모리 컴파일 연산을 구현하는데 사용될 수도 있는 타입의 범용 컴퓨터(500)를 개략적으로 나타낸다. 상기 범용 컴퓨터(500)는, 공통 버스(522)를 거쳐 모두 접속된, 중앙처리장치(502), 랜덤 액세스 메모리(504), 판독전용 메모리(506), 네트워크 인터페이스 카드(508), 하드 디스크 드라이브(510), 표시 드라이버(512) 및 모니터(514), 및 키보드(518)와 마우스(520)를 갖는 유저 입/출력 회로(516)를 구비한다. 동작상, 상기 중앙처리장치(502)는 랜덤 액세스 메모리(504), 판독전용 메모리(506) 및 하드 디스크 드라이브(510) 중 하나 이상에 저장되어도 되거나, 동적으로 상기 네트워크 인터페이스 카드(508)를 거쳐 다운로드되어도 되는, 컴퓨터 프로그램 명령어를 실행한다. 행해진 처리의 결과는, 유저에게 표시 드라이버(512)와 모니터(514)를 거쳐 표시되어도 된다. 범용 컴퓨터(500)의 동작을 제어하는 유저 입력은, 키보드(518)나 마우스(520)로부터 유저 입/출력회로(516)를 통해 수신되어도 된다(이에 따라서, 예를 들면 상기 필요한 메모리 인스턴스의 특정한 특성을 결정하는데 사용된 입력 파라미터는 이 메카니즘을 거쳐 입력될 수 있다). 컴퓨터 프로그램은 다양한 서로 다른 컴퓨터 언어로 기록될 수 있다는 것을 알 것이다. 상기 컴퓨터 프로그램은, 기록매체에 저장되어 분배되어도 되거나, 상기 범용 컴퓨터(500)에 동적으로 다운로드되어도 된다. 적합한 컴퓨터 프로그램의 제어하에 작동할 때, 상기 범용 컴퓨터(500)는, 상술한 메모리 컴파일러 연산을 행할 수 있고, 상술한 메모리 컴파일러 연산을 행하는 장치를 구성하는 것이라고 생각될 수 있다. 상기 범용 컴퓨터(500)의 아키텍처는 상당히 달라질 수 있고, 도 10은 일례일 뿐이다.
상술한 실시예들로부터 안 것은, 상기 실시예가 성능이 보다 좋고 별도의 입력레벨 쉬프터 뒤에 입력 래치를 사용하는 것보다 면적과 전력이 효율적인 적분레벨 쉬프팅 래치회로를 제공한다는 것이다. 추가로, 상기 회로는 상당한 대기시간을 일으키지 않고 2개의 전압영역에서의 비교적 큰 차이를 극복할 수 있고, 정확한 동작을 보장할 수 있다.
여기서는 특별한 실시예들을 설명하였지만, 본 발명은 이것에 한정되지 않고, 본 발명의 범위내에서 많은 변형 및 추가를 하여도 된다는 것을 알 것이다. 예를 들면, 본 발명의 범위로부터 벗어나지 않고 독립항의 특징과 후속하는 종속항의 특징을 여러 가지로 조합할 수 있다.

Claims (20)

  1. 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치(voltage supply)로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치(voltage supply)로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로로서,
    상기 제2 전압영역에서 작동하고, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 데이터 유지회로에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지회로에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하도록 구성되고, 그 유지된 데이터 값이 상기 출력신호를 구성하는, 상기 데이터 유지회로;
    클록신호를 수신하고 상기 데이터 유지회로를 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록 구성된 제어회로;
    상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지회로의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지회로에 기록하도록 구성된 기록회로; 및
    상기 입력신호를 수신하고, 상기 투과 위상동안, 상기 데이터 유지회로내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록회로를 지원하도록 구성된 경쟁 완화회로를 구비한, 적분레벨 쉬프팅 래치회로.
  2. 제 1 항에 있어서,
    상기 제2 전압레벨과 상기 공통 전압레벨간의 차이는 상기 제1 전압레벨과 상기 공통 전압레벨간의 차이보다 높은, 적분레벨 쉬프팅 래치회로.
  3. 제 2 항에 있어서,
    상기 경쟁 완화회로는, 상기 제2 전압영역에서 작동하고, 상기 제1 전압영역에서는 상기 입력신호에 의거하여, 상기 투과 위상에서 상기 적분레벨 쉬프팅 래치회로를 통해 단락 경로가 일어나는 것을 방지하는 저항 경로를 상기 투과 위상동안 나타내는, 적분레벨 쉬프팅 래치회로.
  4. 제 1 항에 있어서,
    상기 레벨 쉬프팅 기능은, 피드백 메카니즘을 제공하는 상기 데이터 유지회로내의 부품의 배치를 거쳐 행해지는, 적분레벨 쉬프팅 래치회로.
  5. 제 1 항에 있어서,
    상기 경쟁 완화회로는 제1 노드와 제2 노드의 사이에 연결되고,
    상기 제어회로의 제1 부분은 상기 제1 노드와 상기 제2 노드의 사이에 상기 경쟁 완화회로와 병렬로 연결되고, 상기 래칭 위상에서, 상기 제어회로의 상기 제1 부분은, 상기 제1 및 상기 제2 노드를 연결해서 상기 래칭 위상동안 상기 경쟁 완화회로의 작동을 방지하는, 적분레벨 쉬프팅 래치회로.
  6. 제 5 항에 있어서,
    상기 제2 노드는 첫 번째 제2 노드부와 두 번째 제2 노드부를 구비하고, 적어도 상기 투과 위상에서 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부는 서로 분리되어 상기 첫 번째 제2 노드부에서의 전압레벨이 상기 두 번째 제2 노드부에서의 전압레벨과 다르게 할 수 있는, 적분레벨 쉬프팅 래치회로.
  7. 제 6 항에 있어서,
    상기 제어회로의 상기 제1 부분을, 상기 래칭 위상동안 상기 첫 번째 제2 노드부와 상기 두 번째 제2 노드부를 연결하도록 구성된, 적분레벨 쉬프팅 래치회로.
  8. 제 6 항에 있어서,
    상기 경쟁 완화회로는, 상기 제1 노드와 상기 첫 번째 제2 노드부 사이에 연결된 제1 PMOS트랜지스터 회로와, 상기 제1 노드와 상기 두 번째 제2 노드부 사이에 연결된 제2 PMOS트랜지스터 회로를 구비한, 적분레벨 쉬프팅 래치회로.
  9. 제 1 항에 있어서,
    상기 경쟁 완화회로는, 상기 제2 전압레벨과 상기 데이터 유지회로의 제1 단부 사이에 연결되는, 적분레벨 쉬프팅 래치회로.
  10. 제 1 항에 있어서,
    상기 경쟁 완화회로는, 상기 데이터 유지회로의 내부 노드 사이에 연결되는, 적분레벨 쉬프팅 래치회로.
  11. 제 10 항에 있어서,
    상기 데이터 유지회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하고, 상기 경쟁 완화회로는 상기 교차결합 쌍의 인버터의 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 사이에 연결되는, 적분레벨 쉬프팅 래치회로.
  12. 제 1 항에 있어서,
    상기 데이터 유지회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하고,
    상기 제어회로는 상기 투과 위상동안 상기 교차결합 쌍의 인버터의 상기 NMOS 트랜지스터를 디스에이블하도록 구성된, 적분레벨 쉬프팅 래치회로.
  13. 제 1 항에 있어서,
    상기 클록신호의 제1 위상은 논리적 0의 레벨이고, 상기 클록신호의 제2 위상은 논리적 1의 레벨인, 적분레벨 쉬프팅 래치회로.
  14. 제 1 항에 있어서,
    상기 클록신호의 제1 위상은 논리적 1의 레벨이고, 상기 클록신호의 제2 위상은 논리적 0의 레벨인, 적분레벨 쉬프팅 래치회로.
  15. 제 1 항에 있어서,
    상기 클록신호는 상기 제1 전압영역에서 발생되는, 적분레벨 쉬프팅 래치회로.
  16. 제 1 항에 있어서,
    상기 클록신호는 상기 제2 전압영역에서 발생되는, 적분레벨 쉬프팅 래치회로.
  17. 제 1 항에 있어서,
    상기 데이터 유지회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 형성된 교차결합 쌍의 인버터를 구비하고, 상기 투과 위상동안 상기 경쟁 완화회로에 의해 전압강하가 감소된 상기 적어도 하나의 부품은 상기 PMOS 트랜지스터의 적어도 하나인, 적분레벨 쉬프팅 래치회로.
  18. 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치(voltage supply)로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치(voltage supply)로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로의 작동방법으로서,
    상기 제2 전압영역에서 작동하는 데이터 유지회로를 이용하여, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 상기 데이터 유지회로에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지회로에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하는 단계;
    상기 유지된 데이터 값을 상기 출력신호로서 출력하는 단계;
    수신된 클록신호에 따라 상기 데이터 유지회로를 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하는 단계;
    상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지회로의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지회로에 기록하는 단계; 및
    경쟁 완화회로를 이용하여, 상기 투과 위상동안, 상기 입력신호에 의거하여 상기 데이터 유지회로내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록단계를 지원하는 단계를 포함한, 작동방법.
  19. 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압 전원 공급장치(voltage supply)로 작동하는 제1 전압영역에서 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압 전원 공급장치(voltage supply)로 작동하는 제2 전압영역에서 출력신호를 발생하는, 적분레벨 쉬프팅 래치회로로서,
    상기 제2 전압영역에서 작동하고, 데이터 값이 레벨 쉬프팅 기능이 이루어지고 입력신호에 의존하여 데이터 유지수단에 기록되는 투과 위상과, 그 투과 위상동안 상기 데이터 유지수단에 기록된 상기 데이터 값이 래칭 위상동안 상기 입력신호의 어떠한 변화에도 상관없이 유지되는 상기 래칭 위상에서 작동하도록 구성되고, 그 유지된 데이터 값이 상기 출력신호를 구성하는, 상기 데이터 유지수단;
    클록신호를 수신하고 상기 데이터 유지수단을 제어하여, 상기 클록신호의 제1 위상동안 상기 투과 위상에서 작동하며 상기 클록신호의 제2 위상동안 상기 래칭 위상에서 작동하도록 구성된 제어수단;
    상기 투과 위상동안, 상기 입력신호에 의존한 상기 데이터 유지수단의 적어도 하나의 내부 노드의 전압을 제어함으로써 상기 데이터 값을 상기 데이터 유지수단에 기록하도록 구성된 기록수단; 및
    상기 입력신호를 수신하고, 상기 투과 위상동안, 상기 데이터 유지수단내의 적어도 하나의 부품에서의 전압강하를 감소시킴으로써, 상기 투과 위상동안 상기 적어도 하나의 내부 노드의 전압을 변경할 때 상기 기록수단을 지원하도록 구성된 경쟁 완화수단을 구비한, 적분레벨 쉬프팅 래치회로.
  20. 메모리 컴파일러 컴퓨터 프로그램과 연관되어 회로소자들의 정의와 이 회로소자들을 조합하는 데이터 정의 규칙들을 지정하는 메모리 아키텍처로부터 메모리 디바이스의 인스턴스를 발생하여, 그 발생된 인스턴스가 청구항 1에 기재된 것과 같은 적분레벨 쉬프팅 래치회로를 내장하는 메모리 디바이스를 지정하도록, 컴퓨터를 제어하기 위한 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는, 컴퓨터 프로그램 기억매체.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201524125A (zh) * 2013-12-11 2015-06-16 Orise Technology Co Ltd 轉壓器
US9577616B2 (en) 2015-01-19 2017-02-21 Analog Devices, Inc. Level shifter
CN104917492B (zh) * 2015-07-06 2017-12-19 电子科技大学 一种cmos振荡器
JP6069544B1 (ja) * 2016-01-19 2017-02-01 力晶科技股▲ふん▼有限公司 ラッチ回路及び半導体記憶装置
US20180091150A1 (en) 2016-09-27 2018-03-29 Intel Corporation Fused voltage level shifting latch
US10447290B2 (en) * 2017-12-11 2019-10-15 Texas Instruments Incorporated Reduced noise dynamic comparator for a successive approximation register analog-to-digital converter
CN108766494B (zh) * 2018-05-30 2021-06-08 电子科技大学 一种具有高读噪声容限的sram存储单元电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352209B2 (en) * 2001-06-29 2008-04-01 Intel Corporation Voltage-level converter

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978870A (en) 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5506524A (en) 1995-03-01 1996-04-09 Lin; Jyhfong Low-voltage low-power dynamic folded sense amplifier
JP2982659B2 (ja) 1995-06-29 1999-11-29 日本電気株式会社 位相検出回路
JP3521568B2 (ja) 1995-09-28 2004-04-19 凸版印刷株式会社 ラッチ機能付きレベルシフタ回路
US6580411B1 (en) 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
US6373753B1 (en) * 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
EP1058271B1 (en) * 1999-06-04 2004-12-15 STMicroelectronics S.r.l. CMOS switch circuit for transferring high voltages, in particular for line decoding in nonvolatile memories, with reduced consumption during switching
US6351173B1 (en) 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
US7149128B2 (en) 2004-11-16 2006-12-12 Realtek Semiconductor Corp. Data latch
JP4441527B2 (ja) 2006-12-18 2010-03-31 富士通株式会社 ラッチ回路およびデシリアライザ回路
US7489178B2 (en) 2006-12-28 2009-02-10 Arm Limited Level shifter for use between voltage domains
US20120044009A1 (en) 2010-08-20 2012-02-23 Hess Greg M Level-Shifting Latch
US8963609B2 (en) * 2013-03-01 2015-02-24 Arm Limited Combinatorial circuit and method of operation of such a combinatorial circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352209B2 (en) * 2001-06-29 2008-04-01 Intel Corporation Voltage-level converter

Also Published As

Publication number Publication date
GB2512993A (en) 2014-10-15
US20140250278A1 (en) 2014-09-04
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TWI661431B (zh) 2019-06-01
GB201402612D0 (en) 2014-04-02
US9069652B2 (en) 2015-06-30
TW201447905A (zh) 2014-12-16

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