KR20020001995A - 데이터 버스라인 프리챠지 제어신호 발생회로 - Google Patents

데이터 버스라인 프리챠지 제어신호 발생회로 Download PDF

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Abstract

본 발명은 SDRAM에 이용되는 글로벌 데이터 버스 라인 프리챠지 제어신호 발생회로에 관한 것으로서, 글로벌 데이터 버스 프리챠지 시간을 확보하여 WIR 동작을 안정적으로 할 수 있게 하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 데이터 버스라인 프리챠지 제어신호 발생회로는, 펄스신호, 기록 및 판독 제어신호, 및 뱅크 제어신호를 수신하여 기록동작과 판독동작을 분리시키는 기록 및 판독동작 분리부와, 상기 기록 및 판독동작 분리부의 출력신호를 지연시키는 지연부와, 상기 기록 및 판독동작 분리부의 출력신호와 상기 지연부의 출력신호를 수신하여 프리챠지 제어신호를 발생하는 출력버퍼부를 구비한 것을 특징으로 한다.

Description

데이터 버스라인 프리챠지 제어신호 발생회로{DATA BUS LINE PRE-CHARGE CONTROL SIGNAL GENERATING CIRCUIT}
본 발명은 SDRAM에 이용되는 글로벌 데이터 버스 라인 프리챠지 제어신호 발생회로에 관한 것으로, 특히, 글로벌 데이터 버스 라인 프리챠지 시간을 확보하여 WIR(Write Interrupted by Read) 동작을 안정적으로 할 수 있게 하는 글로벌 데이터 버스 라인 프리챠지 제어신호 발생회로에 관한 것이다.
도 1은, 글로벌 기록 데이터를 글로벌 데이터 버스(gdb)와 글로벌 데이터 버스 바(gdbb) 라인으로 전송하기 위한 기록 드라이버(100)를 나타내는 회로도이고, 도 2는 도 1의 기록 드라이버(100)의 기록 동작 타이밍도이다.
먼저, 입력 및 출력신호를 설명하면, gy01ord는 글로벌 데이터 버스(gdb)와 글로벌 데이터 버스 바(gdbb) 라인의 프리챠지를 제어하는 펄스신호로서, 상기 펄스신호(gy01ord)가 하이일 때, 글로벌 데이터 버스(gdb)와 글로벌 데이터 버스 바(gdbb) 라인의 프리챠지를 막고, 상기 펄스신호(gy0lord)가 로우일 때, 글로벌 데이터 버스(gdb)와 글로벌 데이터 버스 바(gdbb) 라인을 프리챠지시킨다. wt_by89는 기록 인에이블 신호로서, 기록 인에이블 신호(wt_by89)가 하이일 때, 기록 드라이버(100)를 인에이블시킨다. dqmw는 기록 DQ 마스크를 제어하는 신호로서, 기록 DQ 마스크 동작시(dqmw가 하이일 때), 기록 드라이버의 동작을 막고, 노멀(normal)동작시(dqmw가 로우일 때), 기록 드라이버를 동작시킨다. rd_wtb는 기록 및 판독을 제어하는 신호로서, 판독(기록 및 판독 제어신호(rd_wtb)가 하이일 때)시에는 기록 드라이버의 동작을 막고, 기록(기록 및 판독 제어신호(rd_wtb)가 로우일 때)시에만 기록 드라이버를 동작시킨다. gwd는 글로벌 기록 데이터이다. 상기 글로벌 데이터 버스(gdb) 라인과 상기 글로벌 데이터 버스 바(gdbb) 라인은 비트 라인(bl)(미도시)과 비트 라인 바(blb)(미도시)에 연결된다.
도 1에 나타낸 기록 드라이버는, 기록 인에이블 신호(wt_by89), 기록 DQ 마스크(dqmw), 기록 및 판독 제어신호(rd_wtb)를 입력으로 하여 이들 신호를 처리하는 입력버퍼부(101)와, 글로벌 기록 데이터(gwd)와 상기 입력버퍼부(101)의 출력신호를 수신하여 이들 신호를 래치하는 제1 래치회로부(102)와, 상기 제1 래치회로부(102)의 출력신호를 수신하여 이들 신호를 래치하는 제2 래치회로부(103)와, 상기 제2 래치회로부(103)의 출력신호를 수신하여 프리챠지 제어신호(gdb_pcg)에 따라 글로벌 데이터 버스(gdb)와 글로벌 데이터 버스 바(gdbb)를 프리챠지하는 프리챠지부(104)로 구성되어 있다.
이하, 기록 드라이버(100)의 동작에 대하여 설명한다.
기록동작시에는 기록 및 판독 제어신호(rd_wtb)가 로우이고, 노멀 동작시에는, 기록 DQ 마스크(dqmw)가 로우이므로, 노드 n0은 하이이다. 이때, 기록 인에이블 신호(wt_by89)가 로우이면, 노드 n1은 로우가 되어 피모스 트랜지스터(P0, P1)를 온시킨다. 상기 피모스 트랜지스터(P0, P1)가 온되면, 노드 n3 및 노드 n4가 하이가 되어, 노드 pu1이 하이, 노드 pd1이 로우, 노드 pu2가 하이, 노드 pd2가 로우가 되고, 피모스 트랜지스터(P2, P3) 및 엔모스 트랜지스터(N4, N5)는 오프된 상태로 래치된다. 이때, 펄스신호(gy01ord)가 로우이면, 프리챠지 제어신호(gdb_pcg)가 로우로 되어 피모스 트랜지스터(P4, P5, P6)를 온시켜 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb) 라인을 내부전원전압(vcore) 레벨(2.2V)로 프리챠지한다.
다음에, 글로벌 기록 데이터(gwd)가 로우일 때를 예를 들어 설명한다.
글로벌 기록 데이터(gwd)가 로우이면, 엔모스 트랜지스터(N3)는 오프이고, 노드 n2는 하이이다. 즉 엔모스 트랜지스터(N1)가 온상태이다. 이때, 기록 및 판독 제어신호(wt_by89)가 하이로 되면, 노드 n1은 하이가 되어 엔모스 트랜지스터(N0, N2)를 온시키고, 피모스 트랜지스터(P0, P1)를 오프시킨다. 엔모스 트랜지스터(N0, N1)가 온이면, 노드 n3은 로우로 래치되고, 엔모스 트랜지스터(N3)는 오프상태이므로 노드 n4는 계속 하이로 래치된다.
이렇게 노드 n3은 로우, 노드 n4는 하이이므로, 노드 pu1과 노드 pd1은 하이, 노드 pu2와 노드 pd2는 로우가 되어 피모스 트랜지스터(P2), 엔모스 트랜지스터(N5)가 오프되고, 엔모스 트랜지스터(N4), 피모스 트랜지스터(P3)가 온되어 글로벌 데이터 버스(gdb)는 로우, 글로벌 데이터 버스 바(gdbb)는 하이가 되어 데이터 로우를 기록한다. 이때 주의해야 할 사항은 노드 pd1이 온되기 전에 상기 펄스신호(gy01ord)가 하이가 되어 프리챠지 제어신호(gdb_pcg)를 하이로 만들어 피모스 트랜지스터(P4, P5, P6)를 오프시켜야 한다.
그렇지 않으면, 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)가 동시에온되는 부분이 생겨서 내부전원전압(vcore)의 직류 전류경로(direct current path)가 생기게 되고 글로벌 데이터 버스(gdb)를 로우로 만드는데 시간이 더 소모되어 기록동작이 불안전하게 된다. 그렇기 때문에 프리챠지 제어신호(gdb_pcg)와 노드 pd1 사이에는 약간의 타이밍 마진이 필요하다. 즉, 기록 동작시에 프리챠지 제어신호(gdb_pcg)가 노드 pd1보다 먼저 하이가 되어 프리챠지를 막고 나서(피모스 트랜지스터(P4, P5, P6)를 오프시킴) 노드 pd1이 하이가 되어(엔모스 트랜지스터(N4)를 온시킴) 글로벌 데이터 버스(gdb)를 로우로 만들어야 한다. 반대로 기록후 프리챠지할 때는 먼저 노드 pd이 로우가 되고 나서(엔모스 트랜지스터(N4)를 오프시킴) 프리챠지 제어신호(gdb_pcg)가 로우가 되어(피모스 트랜지스터(P4, P5, P6)를 온시킴) 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)를 내부전원전압(vcore)으로 프리챠지해야 한다. 이처럼 안전한 기록동작을 위하여 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb) 라인의 프리챠지 제어시에 프리챠지 제어신호(gdb_pcg)와 노드 pd1 사이에 타이밍 마진이 꼭 필요하다.
도 3은 로우 데이터를 기록한 후에 클록에 반대 데이터인 하이를 기록하는 동작의 타이밍도이다.
이하, 도 3을 참조하면서 고주파수(166MHz 이상) 디바이스 동작의 위크 포인트(Weak Point: WP)인 WIR 동작을 설명한다.
먼저, 기록 동작을 설명하면, 기록동작시 먼저 프리챠지 제어신호(gdb_pcg)가 하이가 되어 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)의 프리챠지를 막고, 노드 pd1이 하이, 노드 pu2가 로우가 되어 글로벌 데이터 버스(gdb)를 로우, 글로벌 데이터 버스 바(gdbb)를 하이로 만들어 기록한 후에 두 번 반전된 프리챠지 제어신호(gdb_pcg)가 로우로 되면, 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)를 프리챠지하고, 이퀄라이즈(equalize)한다.
이후에 다시 프리챠지 제어신호(gdb_pcg)가 하이로 되어 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)의 프리챠지를 막고, 반대 데이터인 하이를 판독한다. 이때, 기록후 판독동작을 할 때, 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)의 프리챠지 및 이퀄라이즈가 완벽하게 이루어지지 않아서 데이터를 전환하는 시간이 늦어지는 것을 알 수 있다. 즉 판독동작이 불안전하게 된다.
글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)를 프리챠지 및 이퀄라이즈할 수 있는 시간은 도 3에서의 B부분이며, 좀더 고주파수 동작으로 가면 B부분이 좁아져서 더욱 더 판독동작이 불안정해지게 되어 하이 데이터가 아닌 로우 데이터를 판독할 가능성이 커진다.
도 3에서의 A부분은 상술한 기록동작시에 필요한 마진을 나타낸다. 그러나, 판독동작시에는 기록 드라이버가 동작하지 않기 때문에 A부분의 마진이 필요 없게 된다. 즉, 판독시에 상기 프리챠지 제어신호(gdb_pcg)의 상승시점을 A만큼 뒤로 밀 수 있다. 판독동작시에 A부분의 마진만큼의 지연을 주면 그 만큼이 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)를 프리챠지하는 시간에 더해지므로 판독동작을 안전하게 할 수 있게 된다.
도 4는 기록동작 및 판독동작시 프리챠지 제어신호를 이용하는 종래의 데이터 버스라인 프리챠지 제어신호 발생회로(400)를 나타낸다.
도 4에 나타낸 데이터 버스라인 프리챠지 제어신호 발생회로(400)는, 펄스신호(gy01or)와 뱅크 제어신호(cast10)를 입력받아서 기록 및 판독동작을 행하는 기록 및 판독부(401)와, 상기 기록 및 판독부의 출력신호를 지연시키는 지연부(402)와, 상기 기록 및 판독부의 출력신호와 상기 지연부(402)에서 지연된 지연신호를 수신하여 낸드 처리하여 프리챠지 제어신호(gy01ord)를 발생하는 출력버퍼부(403)로 구성되어 있다.
상기 프리챠지 제어신호 발생회로는, 펄스신호(gy01or)를 받아서 지연부(402)의 지연A 만큼만 하강시킬 때 펄스 폭을 넓게 하는 회로이다. 즉, 기록 및 판독의 특별한 구별이 없기 때문에 항상 같은 프리챠지 제어신호(gy01ord)를 발생하게 된다. 이러한 것은 기록시에는 필요한 마진을 가지고 있지만, 판독시에는 그것이 블필요한 마진이 되어 WIR 동작시 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)의 프리챠지 시간을 좁게 하여 불안전한 판독동작의 원인이 되고 있다.
도 5는 도 4에 나타낸 데이터 버스라인 프리챠지 제어신호 발생회로(400)의 타이밍도이다.
도 5에 나타낸 타이밍도를 보면, 기록동작 및 판독동작 모두 같은 gy01ord 신호를 사용하기 때문에, 항상 같은 시간 t0 동안만 글로벌 데이터 버스 라인을 프리챠지할 수 있다. t0은 고주파수 동작으로 갈수록 더욱 좁아지고, t0 시간이 좁아질수록 WIR 동작시 기록이후 반대 데이터를 판독할 경우 글로벌 데이터 버스 및 글로벌 데이터 버스 바 라인의 완전한 프리챠지 및 이퀄라이즈가 되지 못하여 판독 오류가 일어날 수 있다. 또한, 기록동작시에 필요한 마진을 충분히 줄 수 없다. 그 마진이 판독동작시에도 그대로 포함되기 때문에, t0시간 확보에 불리해진다.
상술한 바와 같이, 고주파수(166MHZ 이상) 동작을 하는 SDRAM 설계의 단점 중 하나는 WIR 동작시 글로벌 데이터 버스(gdb) 및 글로벌 데이터 버스 바(gdbb)의 프리쟈지 시간이 부족하여 마음대로 마진을 줄 수 없어, 판독시에 고장이 발생한다는 것이다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 기록 및 판독 제어신호를 입력하여 글로벌 데이터 버스 라인의 프리챠지 제어신호가 기록시와 판독시에 서로 다른 형태를 갖게 하여 기록동작시에 마진을 충분히 주고 판독동작시에는 불필요한 마진을 없애서 기록 및 판독 동작을 안전하게 하는 프리챠지 제어신호 발생회로를 제공하는 것을 목적으로 한다.
이를 위해, 본 발명에 따른 프리챠지 제어신호 발생회로는,
펄스신호, 기록 및 판독 제어신호, 및 뱅크 제어신호를 수신하여 기록동작과 판독동작을 분리시키는 기록 및 판독동작 분리부와,
상기 기록 및 판독동작 분리부의 출력신호를 지연시키는 지연부와,
상기 기록 및 판독동작 분리부의 출력신호와 상기 지연부의 출력신호를 수신하여 프리챠지 제어신호를 발생하는 출력버퍼부를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한다음의 상세한 설명을 통해 보다 분명해질 것이다.
도 1은 종래의 기록 드라이버를 나타내는 회로도,
도 2는 도 1의 기록 드라이버의 기록동작의 타이밍도,
도 3은 도 1의 기록 드라이버의 WIR 동작의 타이밍도,
도 4는 종래의 데이터 버스 라인 프리챠지 제어신호 발생회로를 나타낸 도면,
도 5는 종래의 데이터 버스 라인 프리챠지 제어신호 발생회로의 타이밍도,
도 6은 본 발명의 바람직한 실시예에 따른 데이터 버스 라인 프리챠지 제어신호 발생회로를 나타낸 도면,
도 7은 본 발명의 바람직한 실시예에 따른 데이터 버스 라인 프리챠지 제어신호 발생회로의 타이밍도,
도 8은 본 발명의 바람직한 실시예에 따른 데이터 버스 라인 프리챠지 제어신호 발생회로의 시뮬레이션 결과를 나타내는 파형도.
< 도면의 주요부분에 대한 부호의 설명 >
400, 600 : 데이터 버스라인 프리챠지 제어신호 발생회로
601 : 기록 및 판독동작 분리부 602 : 지연부
603 : 출력버퍼부 604 : 판독경로
605 : 기록경로
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 글로벌 데이터 버스라인 프리챠지 제어신호 발생회로를 상세히 설명하기로 한다.
도 6은 본 발명의 바람직한 실시예에 따른 데이터 버스라인 프리챠지 제어신호 발생회로(600)를 나타낸다.
도 6에 나타낸 기록 및 판독동작 분리부(601)는 펄스신호, 기록 및 판독 제어신호, 및 뱅크 제어신호를 수신하여 기록동작과 판독동작을 분리시키기 위한 것이고, 지연부(602)는 상기 기록 및 판독동작 분리부의 출력신호를 지연시키기 위한 것이며, 출력버퍼부(603)는 상기 기록 및 판독동작 분리부의 출력신호와 상기 지연부의 출력신호를 수신하여 프리챠지 제어신호를 발생한다.
상기 기록 및 판독동작 분리부(601)는 펄스신호(gy01or)를 입력받아 기록 동작시에 필요한 마진을 주기 위한 지연이 추가되는 기록경로(605)와, 펄스신호와 기록 및 판독 제어신호를 입력받아 판독동작시에 상기 기록동작을 위하여 주었던 마진만큼을 지연시키는 판독경로(604)와, 상기 기록경로(605)의 출력신호, 상기 판독경로(604)의 출력신호, 및 뱅크 제어신호를 논리 조합하는 낸드 게이트(ND2)를 포함한다.
상기 기록경로(605)는 펄스신호(gy01or)를 입력받아 반전시키는 인버터(I1)와 상기 인버터(I1)의 출력을 입력받아 반전시키는 인버터(I2)로 이루어지고, 상기 판독경로(604)는 기록 및 판독 제어신호(rd_wtb)와 상기 인버터(I1)의 출력신호를입력받아 논리 조합하는 낸드 게이트(ND1)와, 상기 낸드 게이트(ND1)의 출력신호를 입력받아 반전시키는 인버터(I3)와, 상기 인버터(I3)의 출력신호를 입력받아 반전시키는 인버터(I4)로 이루어져 있다.
상기 지연부(602)는 상기 기록 및 판독동작 분리부(601)의 출력신호를 지연시키고, 상기 출력 버퍼부(603)는 상기 기록 및 판독동작 분리부(601)의 출력신호와 상기 지연부(602)의 지연신호를 논리 조합하여 프리챠지 제어신호를 출력한다.
상술한 바와 같이, 본 발명의 바라직한 실시예에 의하면, 기록경로(605)와 판독경로(604)가 따로 분리되어 있어, 지연을 선택적으로 출력할 수 있다.
이하, 본 발명에 따른 프리챠지 제어신호의 동작을 기록동작과 판독동작으로 분리하여 설명한다.
도 6에 나타낸 cast10은 뱅크 제어신호로서, 해당 뱅크 동작일 경우에는, 뱅크 제어신호가 하이로 동작하고, 다른 뱅크일 경우에는, 뱅크 제어신호가 로우로 동작한다.
지금부터는, 해당 뱅크 동작일 때, 뱅크 제어신호가 하이로 동작하는 경우에 대해서 설명한다.
먼저, 기록동작부터 설명하면, 입력 신호인 기록 및 판독제어신호(rd_wtb)는 기록시에 로우이므로, 노드 n2는 노드 n1에 상관없이 하이이고, 노드 n3은 하이가 된다. 따라서, 기록동작일 때, 노드 n3은 항상 하이를 유지한다. 즉, 기록 경로만 사용한다는 것이다.
노드 n3이 하이, 뱅크 제어신호(cast10)가 하이로 고정되어 있는 상황에서펄스신호(gy01or)가 로우이면, 노드 n4는 로우이고, 노드 n5는 하이이다. 지연A 이후에 노드 n6이 하이가 되면, 노드 n7이 로우가 되어, 프리챠지 제어신호(gy01ord)도 로우가 된다. 이후, 펄스신호(gy01or)가 하이가 되면, 노드 n4는 하이가 되고, 노드 n5는 로우가 되어, 노드 n7은 하이가 되고, 프리챠지 제어신호(gy01ord)도 하이가 된다. 그리고, 지연A 이후에 노드 n6이 로우로 된다.
다음에는 판독 동작에 대하여 설명한다.
입력신호인 기록 및 판독 제어신호(rd_wtb)는 판독동작일 때 하이이므로, 펄스신호(gy01or)가 하이일 경우는 판독경로(604)를, 펄스신호(gy01or)가 로우일 경우는 기록 경로(605)를 사용하게 된다.
좀더 자세히 설명하면, 펄스신호(gy01or)가 로우이면 노드 n4는 로우가 되고, 노드 n5는 하이가 된다. 지연A 이후에는 노드 n6이 하이가 되어, 노드 n7은 로우가 되고, 프리챠지 제어신호(gy01ord)도 로우가 된다. 물론 펄스신호(gy01or)가 로우일 때는, 노드 n1은 하이, 노드 n2는 로우, 노드 n3은 로우가 되지만, 노드 n4가 로우가 되는 것이 빠르기 때문에, 노드 n5를 하이로 만드는 것은 노드 n4가 로우로 되는 기록 경로(605)에 의한 것이다. 반대로, 펄스신호(gy01or)가 하이로 되면, 노드 n4가 하이가 되지만, 노드 n1이 로우이기 때문에, 노드 n2가 하이가 되고, 노드 n3이 하이가 되어, 노드 n5를 로우로 만들다. 이때, 노드 n7은 하이가 되어, 프리챠지 제어신호(gy01ord)는 하이가 된다.
이후 다시 펄스신호(gy01or)가 로우가 되면, 노드 n4는 로우가 되고, 노드 n5는 하이가 된다. 이때 지연A 이후 노드 n6이 하이가 되면, 노드 n7이 로우가 되어 프리챠지 제어신호(gy01ord)가 로우가 된다. 즉, 판독동작시에는 프리챠지 제어신호(gy01ord)의 상승시점에 기록동작시보다 조금 더 지연을 주기 위해 기록동작을 위하여 주었던 마진 만큼을 지연시키는 것이다. 더 지연을 원한다면 판독경로에 지연을 첨가하거나 옵션(커패시터) 처리하면 된다.
상기 지연부(602)는 인버터의 수에 제한이 없고, 또 인버터 대신에 커패시터를 사용해도 좋으며, 또 인버터와 커패시터를 함께 사용해도 좋다.
도 7은 본 발명에 따른 데이터 버스라인 프리챠지 제어신호 발생회로(600)의 타이밍도이고, 도 8은 본 발명의 바람직한 실시예에 따른 데이터 버스 라인 프리챠지 제어신호 발생회로(600)의 시뮬레이션 결과를 나타내는 파형도이다.
도 7에 나타낸 바와 같이, 프리챠지 제어신호를 기록동작과 판독동작시에 서로 다르게 제어하여 판독동작시에는 프리챠지 제어신호의 상승시간을 판독경로에 의해 제어받게 하여 기록에 비하여 좀 더 지연을 주어서 t0에 그 만큼의 지연이 더해진 시간만큼의 글로벌 데이터 버스 및 글로벌 데이터 버스 바 라인의 프리챠지 시간을 확보할 수 있게 하여 WIR동작을 안정적으로 할 수 있게 함으로써, 기존의 것보다 더 고주파수에서 동작할 수 있다.
따라서, 상술한 기록동작시에 필요한 마진을 더 주기 위하여 도 6의 기록경로(605)에 지연을 좀더 추가 할 수 있다는 것은 상기 도 7의 타이밍도와 도 8의 시뮬레이션 결과를 나타내는 도면을 보면 분명히 알 수 있을 것이다.
상술한 바와 같이, 기록 및 판독이 분리되어 있으므로, 기록경로에 지연을첨가하여 기록동작시에 필요한 마진을 충분히 줄 수 있으며, 판독경로에 지연을 첨가하여 가능한 한 최대로 글로벌 데이터 버스 및 글로벌 데이터 버스 바 라인의 프리챠지 시간을 확보할 수 있고, 또 그와 같은 지연을 옵션 처리함으로써 후에 F/A(Failure Analysis)할 때 유용하게 사용할 수 있다고 하는 효과를 가지고 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 펄스신호, 기록 및 판독 제어신호, 및 뱅크 제어신호를 수신하여 기록동작과 판독동작을 분리시키는 기록 및 판독동작 분리부와,
    상기 기록 및 판독동작 분리부의 출력신호를 지연시키는 지연부와,
    상기 기록 및 판독동작 분리부의 출력신호와 상기 지연부의 출력신호를 수신하여 프리챠지 제어신호를 발생하는 출력버퍼부를 구비한 것을 특징으로 하는 데이터 버스라인 프리챠지 제어신호 발생회로.
  2. 제 1 항에 있어서,
    상기 기록 및 판독동작 분리부는,
    기록 동작시에 필요한 마진을 주기 위해 지연이 추가되는 기록경로와,
    판독 동작시에 상기 기록동작을 위하여 주었던 마진만큼을 지연시키는 판독경로를 포함하는 것을 특징으로 하는 데이터 버스라인 프리챠지 제어신호 발생회로,
  3. 제 2 항에 있어서,
    상기 기록경로는,
    펄스신호를 입력받아 반전시키는 제1 인버터와,
    상기 제1 인버터의 출력을 입력받아 반전시키는 제2 인버터로 이루어진 것을특징으로 하는 데이터 버스라인 프리챠지 제어신호 발생회로.
  4. 제 2 항에 있어서,
    상기 판독경로는,
    기록 및 판독 제어신호와 상기 제1 인버터의 출력신호를 입력받아 논리 조합하는 논리회로와,
    상기 논리회로의 출력신호를 입력받아 반전시키는 다수의 인버터로 이루어진 것을 특징으로 하는 데이터 버스라인 프리챠지 제어신호 발생회로.
  5. 제 1 항에 있어서,
    상기 기록 및 판독동작 분리부는,
    기록경로의 출력신호, 판독경로의 출력신호, 및 뱅크 제어신호를 논리 조합하는 논리회로를 더 구비한 것을 특징으로 하는 데이터 버스라인 프리챠지 제어신호 발생회로.
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* Cited by examiner, † Cited by third party
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KR100562653B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체메모리소자

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