KR100318438B1 - 안정된 쓰기동작 구현을 위한 반도체메모리장치 - Google Patents

안정된 쓰기동작 구현을 위한 반도체메모리장치 Download PDF

Info

Publication number
KR100318438B1
KR100318438B1 KR1019990025007A KR19990025007A KR100318438B1 KR 100318438 B1 KR100318438 B1 KR 100318438B1 KR 1019990025007 A KR1019990025007 A KR 1019990025007A KR 19990025007 A KR19990025007 A KR 19990025007A KR 100318438 B1 KR100318438 B1 KR 100318438B1
Authority
KR
South Korea
Prior art keywords
input
signal
write
output line
line
Prior art date
Application number
KR1019990025007A
Other languages
English (en)
Other versions
KR20010004376A (ko
Inventor
권기창
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990025007A priority Critical patent/KR100318438B1/ko
Publication of KR20010004376A publication Critical patent/KR20010004376A/ko
Application granted granted Critical
Publication of KR100318438B1 publication Critical patent/KR100318438B1/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D7/00—Containers having bodies formed by interconnecting or uniting two or more rigid, or substantially rigid, components made wholly or mainly of metal
    • B65D7/02—Containers having bodies formed by interconnecting or uniting two or more rigid, or substantially rigid, components made wholly or mainly of metal characterised by shape
    • B65D7/04—Containers having bodies formed by interconnecting or uniting two or more rigid, or substantially rigid, components made wholly or mainly of metal characterised by shape of curved cross-section, e.g. cans of circular or elliptical cross-section
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D17/00—Rigid or semi-rigid containers specially constructed to be opened by cutting or piercing, or by tearing of frangible members or portions
    • B65D17/02—Rigid or semi-rigid containers specially constructed to be opened by cutting or piercing, or by tearing of frangible members or portions of curved cross-section, e.g. cans of circular or elliptical cross-section

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 고속동작시에도 안정적으로 글로벌입출력라인에 전달된 데이터를 로컬입출력라인으로 전달하여 데이터 쓰기동작을 수행하기 위한 것으로서, 이를 위한 본 발명은 쓰기동작에서 글로벌입출력라인을 통해 입력된 데이터를 쓰기인에이블신호와 쓰기데이터마스크신호의 제어하에 쓰기드라이버의 입출력라인으로 인가하는 반도체메모리장치에 있어서, 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 정글로벌입출력라인신호를 입력하는 제1입력부; 상기 제1입력부의 제1출력노드신호를 래치하는 제1래치부; 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 부글로벌입출력라인신호를 입력하는 제2입력부; 상기 제2입력부의 제2출력노드신호를 래치하는 제2래치부; 상기 쓰기인에이블신호가 액티브되면 상기 입력및래치부에 저장된 상기 데이터를 상기 쓰기드라이버의 정입출력라인 및 부입출력라인으로 전달하는 입출력라인구동부를 구비하여, 상기 쓰기데이터마스크신호가 인에이블되는 동안 상기 입력및래치부에 저장된 상기 데이터를 클리어하여 쓰기동작을 차단하는 것을 특징으로 한다.

Description

안정된 쓰기동작 구현을 위한 반도체메모리장치{Semiconductor memory device for performing stable write operation}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 데이터 쓰기동작시에 안정적으로 동작하는 고속의 반도체메모리장치에 관한 것이다.
일반적으로, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭의 라이징(rising) 또는 폴링(falling) 에지(edge)에 동기 되어 데이터를 입출력하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다.
도1은 통상적인 데이터 쓰기드라이버의 블럭다이아그램이다.
도1을 참조하여 일반적인 데이터 쓰기동작에서 글로벌입출력라인(GWIO : Global Write Input/Output)을 통해 외부에서 전달된 데이터 입력신호를 쓰기인에이블신호(BWEN : Burst Write Enable)와 쓰기데이터마스크신호(WDM : Write Data Mask)에 응답하여 로컬입출력라인(LIO : Local Input/Output)에 데이터를 싣는 쓰기드라이버(Write Driver)의 동작과 구성을 살펴본다. 상기 쓰기인에이블신호는 쓰기동작에서 '하이'로 액티브되는 신호이고, 상기 쓰기데이터마스크신호는 쓰기동작에서 '로우'로 액티브되어 데이터의 입력을 마스킹(masking)하는 신호이다.
도1에 도시된 바와 같이, 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호의 제어하에 상기 글로벌입출력라인을 통해 전달된 데이터를 입출력라인(IO, /IO)으로 전달하는 제어부(110)와, 상기 입출력라인을 통해 전달된 데이터를 저장하는 래치부(130)와, 상기 래치부의 출력신호인 제1풀업신호(PU1), 제1풀다운신호(PD1), 제2풀업신호(PU2), 및 제2풀다운신호(PD2)에 응답하여 상기 로컬입출력라인에 데이터를 구동하는 드라이버(150)와, 쓰기동작을 마치고 상기 쓰기인에이블신호가 디스에이블되는 폴링 에지(falling edge)에서 '로우'로 액티브되어 상기 로컬입출력라인을 '하이'로 프리차지및이퀄라이즈하는 이퀄라이즈신호 (IOEQ)를 생성하는 펄스 제너레이터(pulse generator)와, 상기 이퀄라이즈신호에 응답하여 상기 로컬입출력라인을 프리차지및이퀄라이즈하는 이퀄라이즈(190)로 구성되어 쓰기동작을 수행한다.
도2는 통상적인 글로벌입출력라인과 로컬입출력라인의 구성에 대한 블럭다이아그램으로서, DQ 패드(PAD)에서 입력되어진 데이터를 입력버퍼에서 쓰기드라이버 (WDRV)까지 전송하는 라인을 글로벌입출력라인(GWIO)이라하고, 쓰기드라이버(WDRV)에서 구동되어진 데이터를 비트라인센스앰프를 통하여 메모리 셀에 저장하는 라인을 로컬입출력라인(LIO, /LIO)이라한다.
도3은 종래 기술에 따른 제어부(110)의 상세 회로도로서, 제어부(110)는 상기 쓰기인에이블신호(BWEN)과 상기 쓰기데이터마스크(WDM)신호에 응답하여 쓰기동작을 제어하는 쓰기모드제어부(350)와, 상기 쓰기모드제어부(350)의 출력노드 N31 신호에 응답하여 정입출력라인(IO)을 프리차지 또는 상기 글로벌입출력라인의 데이터를 전달하는 정입출력라인풀다운구동부(310)와, 상기 쓰기모드제어부(350)의 출력노드 N31 신호에 응답하여 부입출력라인(/IO)을 프리차지 또는 상기 글로벌입출력라인의 데이터를 전달하는 부입출력라인풀다운구동부(320)로 이루어진다.
도4의 타이밍 다이아그램을 참조하여 데이터 전달 동작을 살펴본다.
먼저, 제1쓰기동작에서 상기 쓰기데이터마스크(WDM)가 '로우'로 디스에이블되고, 상기 쓰기인에이블신호(BWEN)이 '하이'로 액티브되면 상기 쓰기모드제어부(350)의 출력노드 N31이 '하이'로 액티브되어 쓰기동작이 인에이블되어 상기 쓰기인에이블신호가 액티브되기 이전에 상기 글로벌입출력라인(GWIO)을 통해 입력된 '로우' 데이터에 의해 상기 정입출력라인풀다운구동부(310)가 액티브되어 상기 정입출력라인(IO)에 '로우' 데이터가 실린다. '하이' 데이터가 전달되는 경우에는 상기 부입출력라인풀다운구동부(320)가 액티브되어 상기 부입출력라인(/IO)에 '로우' 데이터가 실리고, 상기 정입출력라인은 '하이'를 유지한다. 상기 입출력라인에 전달된 데이터는 드라이버(150)를 통해 로컬입출력라인 (LIO, /LIO)으로 전달된다.
한편, 쓰기동작이 끝나고 상기 쓰기인에이블신호가 디스에이블되면 상기 출력노드 N31 신호가 '로우'로 되어 상기 정글로벌입출력라인 및 상기 부글로벌입출력라인을 '하이'로 프리차지한다. 또한, 상기 이퀄라이즈신호(IOEQ)가 '로우'로 디스에이블되어 상기 로컬입출력라인을 '하이'로 프리차지한다.
다음으로, 제2쓰기동작은 상기 쓰기데이터마스크신호(WDM)가 액티브되어 쓰기동작에서 데이터가 로컬입출력라인으로 전달되는 것을 차단하는 것으로서, 상기 쓰기모드제어부(350)에서 상기 쓰기데이터마스크신호가 '하이'로 액티브되어 상기 쓰기인에이블신호가 '하이'로 액티브되었지만, 상기 출력노드 N31신호가 '로우'를 유지하여 상기 정입출력라인과 상기 부입출력라인이 '하이'인 상태를 유지한다.
그러나, 동작 주파수가 높아질수록 메모리 셀에 데이터를 저장하기 위해 충분한 펄스(pulse) 폭을 갖는 상기 쓰기인에이블신호가 상기 글로벌입출력라인에 제2쓰기데이터가 실릴 때까지 액티브상태를 지속할 가능성이 높아져 비정상적인 데이터를 상기 로컬입출력라인에 전송할 수 있게 되며, 상기 쓰기데이터마스크신호와의 타이밍(timing) 미스매치(mismatch)가 발생하여 상기 쓰기인에이블신호가 액티브되어진 구간 동안 상기 글로벌입출력라인의 모든 부분의 데이터를 마스킹하여야 하나 일부 구간에서 마스킹하지 못하고, 부정확한 데이터를 로컬입출력라인에 전송할 가능성이 높아지게 된다.
도5a는 쓰기인에이블신호의 펄스 폭 지연에 따른 오동작의 타이밍도로서, 상기 쓰기인에이블신호가 액티브된 상태에서 상기 글로벌입출력라인의 데이터가 '로우'에서 '하이'로 천이(transition)되면서 상기 정입출력라인과 상기 부입출력라인에 모두 '로우' 펄스가 생기면서 오동작을 한다.
도5b는 쓰기인에이블신호와 쓰기데이터마스크신호의 미스매치에 따른 오동작의 타이밍도로서, 상기 쓰기데이터마스크신호가 데이터 마스킹 동작을 하고 상기 쓰기인에이블신호가 디스에이블되기 이전에 디스에이블되어 상기 글로벌입출력라인의 데이터가 짧은 시간동안 입출력라인으로 전달되면서 오동작을 한다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 고속동작시 쓰기인에이블신호와 쓰기데이터마스크신호가 불안정하게 입력되어도 글로벌입출력라인에 전달된 데이터를 안정적으로 로컬입출력라인으로 전달하는 반도체메모리장치를 제공하는데 그 목적이 있다.
도1은 통상적인 데이터 쓰기동작의 블럭 다이아그램.
도2는 통상적인 글로벌입출력라인과 로컬입출력라인의 구성에 대한 블럭다이아그램.
도3은 종래 기술에 따른 제어부의 상세 회로도.
도4는 종래 기술에 따른 동작 타이밍도.
도5a는 쓰기인에이블신호의 펄스 폭 지연에 따른 오동작의 타이밍도.
도5b는 쓰기인에이블신호와 쓰기데이터마스크신호의 미스매치에 따른 오동작의 타이밍도.
도6은 본 발명의 일실시예에 따른 제어부의 상세 회로도.
도7은 본 발명의 일실시예에 따른 동작 타이밍도.
도8a는 본 발명의 일실시예에 따른 쓰기인에이블신호의 펄스 폭 변화시의 타이밍도.
도8b는 본 발명의 일실시예에 따른 쓰기인에이블신호와 쓰기데이터마스크신호의 타이밍 미스매치시의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
610 : 입력및래치부
650 : 입출력라인구동부
BWEN : 쓰기인에이블신호
WDM : 쓰기데이터마스크신호
상기 목적을 달성하기 위한 본 발명은 쓰기동작에서 글로벌입출력라인을 통해 입력된 데이터를 쓰기인에이블신호와 쓰기데이터마스크신호의 제어하에 쓰기드라이버의 입출력라인으로 인가하는 반도체메모리장치에 있어서, 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 정글로벌입출력라인신호를 입력하는 제1입력부; 상기 제1입력부의 제1출력노드신호를 래치하는 제1래치부; 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 부글로벌입출력라인신호를 입력하는 제2입력부; 상기 제2입력부의 제2출력노드신호를 래치하는 제2래치부; 상기 쓰기인에이블신호가 액티브되면 상기 입력및래치부에 저장된 상기 데이터를 상기 쓰기드라이버의 정입출력라인 및 부입출력라인으로 전달하는 입출력라인구동부를 구비하여, 상기 쓰기데이터마스크신호가 인에이블되는 동안 상기 입력및래치부에 저장된 상기 데이터를 클리어하여 쓰기동작을 차단하는 것을 특징으로 하는 반도체메모리장치.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 일실시예에 따른 제어부의 상세 회로도이다.
도6에 도시된 바와 같이, 쓰기인에이블신호(BWEN)와 쓰기데이터마스크신호 (WDM)가 '로우' 레벨로 디스에이블시 글로벌입출력라인의 데이터를 정글로벌입출력라인신호 (GWIO) 및 반전된 신호인 부글로벌입출력라인신호(/GWIO)로서 입력받아 저장하는 입력및래치부(610)와, 상기 쓰기인에이블신호가 액티브되면 상기 입력및래치부 (610)에 저장된 상기 데이터를 정입출력라인(IO) 및 부입출력라인(/IO)으로 전달하는 입출력라인구동부(650)로 구성된다.
상기 쓰기인에이블신호는 쓰기동작에서 '하이'로 액티브되어 데이터의 입력을 제어하고, 상기 쓰기데이터마스크신호는 쓰기동작에서 데이터가 입력되는 것을 차단한다.
상기 정입출력라인과 상기 부입출력라인은 상기 글로벌입출력라인을 통해 입력된 데이터를 쓰기인에이블신호와 쓰기데이터마스크신호의 제어하에 메모리 셀 블럭으로 데이터를 전달하는 로컬입출력라인으로 데이터를 구동하는 쓰기드라이버내의 제어부의 출력신호 라인이다.
상기 입력및래치부(610)는 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 정글로벌입출력라인신호를 입력하는 제1입력부(620)와, 상기 제1입력부(620)의 출력노드 N62 신호를 래치하는 제1래치부(621)와, 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 부글로벌입출력라인신호를 입력하는 제2입력부(630)와, 상기 제2입력부(630)의 출력노드 N63 신호를 래치하는 제2래치부(631)로 구성된다.
상기 제1입력부(620)는 게이트단으로 각각 상기 쓰기인에이블신호, 상기 정글로벌입출력라인신호, 및 상기 쓰기데이터마스크신호를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N62를 풀업시키는 직렬로 연결된 PMOS트랜지스터 PM61, PM62, 및 PM63과, 게이트단으로 상기 쓰기데이터마스크신호를 입력받아 상기 쓰기데이터마스크신호가 액티브되면 턴-온되어 상기 출력노드 N62를 풀다운시켜 쓰기과정을 차단하는 NMOS트랜지스터 NM61과, 게이트단으로 상기 정글로벌입출력라인신호를 입력받아 상기 출력노드 N62를 풀다운시키는 NMOS트랜지스터 NM62로 구성된다.
이와 유사하게, 상기 제2입력부(630)는 게이트단으로 각각 상기 쓰기인에이블신호, 상기 부글로벌입출력라인신호, 및 상기 쓰기데이터마스크신호를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N63을 풀업시키는 직렬로 연결된 PMOS트랜지스터 PM65, PM66, 및 PM67과, 게이트단으로 상기 쓰기데이터마스크신호를 입력받아 상기 쓰기데이터마스크신호가 액티브되면 턴-온되어 상기 출력노드 N63을 풀다운시켜 쓰기과정을 차단하는 NMOS트랜지스터 NM65와, 게이트단으로 상기 부글로벌입출력라인신호를 입력받아 상기 출력노드 N63을 풀다운시키는 NMOS트랜지스터 NM66으로 구성된다.
상기 입출력라인구동부(650)는 상기 쓰기인에이블신호가 액티브되면 상기 래치된 출력노드 N62 신호에 응답하여 상기 정입출력라인을 풀다운 구동하여 데이터를 전달하는 정입출력라인풀다운구동부(651)와, 상기 쓰기인에이블신호가 액티브되면 상기 래치된 출력노드 N63 신호에 응답하여 상기 부입출력라인을 풀다운 구동하여 데이터를 전달하는 부입출력라인풀다운구동부(652)로 구성된다.
또한, 상기 정입출력라인풀다운구동부(651)는 게이트단으로 상기 쓰기인에이블신호를 입력받아 상기 쓰기인에이블신호가 디스에이블되면 턴-온되어 상기 정입출력라인을 풀업하여 프리차지하는 PMOS트랜지스터 PM64와, 게이트단으로 각각 상기 쓰기인에이블신호 및 상기 출력노드 N62 신호를 입력받아 상기 정입출력라인을 풀다운시켜 데이터를 전달하는 직렬 연결된 NMOS트랜지스터 NM63 및 NM64로 구성된다.
이와 유사하게, 상기 부입출력라인풀다운구동부(652)는 상기 쓰기인에이블신호를 입력받아 상기 쓰기인에이블신호가 디스에이블되면 턴-온되어 상기 부입출력라인을 풀업하여 프리차지하는 PMOS트랜지스터 PM68와, 게이트단으로 각각 상기 쓰기인에이블신호 및 상기 출력노드 N63 신호를 입력받아 상기 부입출력라인을 풀다운시켜 데이터를 전달하는 직렬 연결된 NMOS트랜지스터 NM67 및 NM68로 구성된다.
도7의 타이밍 도를 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.
먼저, 제1쓰기동작에서 상기 글로벌입출력라인의 데이터가 상기 정 및 부입출력라인으로 전달되는 과정을 살펴보면, 상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 '로우'로 디스에이블되어 상기 입력및래치부(610)에 데이터가 입력되는 상태에서, 상기 글로벌입출력라인에 '로우' 데이터가 전달되면 상기 PMOS트랜지스터 PM62가 턴-온되어 상기 출력노드 N62가 풀업되고, 상기 출력노드 N63은 상기 NMOS트랜지스터 NM66이 턴-온되어 풀다운된다.
상기 출력노드 N62가 '하이'로 풀업 및 래치되어 상기 NMOS트랜지스터 NM64를 턴-온 시킨 상태에서 상기 쓰기인에이블신호가 액티브되면 상기 정입출력라인이 풀다운되어 상기 글로벌입출력라인에 전달된 '로우' 데이터가 상기 정입출력라인에 전달되고, 상기 부입출력라인은 '하이' 레벨을 유지한다.
데이터를 전달하고 소정시간 뒤에 상기 쓰기인에이블신호가 디스에이블되면 상기 정입출력라인은 '하이'로 프리차지된다.
이와 유사하게, 제2쓰기동작에서 상기 글로벌입출력라인에 '하이' 데이터가 전달되면 상기 부글로벌입출력라인은 '로우' 레벨로 떨어져 상기 PMOS트랜지스터 PM66이 턴-온되어 상기 출력노드신호 N63이 풀업되고, 이에 응답하여 상기 NMOS트랜지스터 NM68이 턴-온된다. 결국, 상기 쓰기인에이블신호가 액티브되면 상기 부입출력라인에 '로우'의 신호가 상기 정입출력라인은 '하이'를 유지하여 데이터를 전달한다.
도8a는 본 발명의 일실시예에 따른 쓰기인에이블신호의 펄스 폭 변화시의 타이밍도로서, 상기 쓰기인에이블신호의 펄스 폭이 길어져 상기 쓰기인에이블신호가 액티브된 상태에서 상기 글로벌입출력라인에 입력되는 데이터가 '로우'에서 '하이'로 천이 되더라도 상기 입력및래치부(610)는 상기 쓰기인에이블신호가 액티브되기 바로 이전의 데이터를 받아들여서 저장하므로 동작에는 영향을 미치지 않는다.
도8b는 본 발명의 일실시예에 따른 쓰기인에이블신호와 쓰기데이터마스크신호의 타이밍 미스매치시의 동작 타이밍도로서, 상기 쓰기인에이블신호가 액티브되기 이전에 상기 쓰기데이터마스크신호가 액티브되면 상기 제1 및 제2입력부의 풀다운 NMOS트랜지스터 NM61과 NM65가 턴-온되어 상기 출력노드 N62와 N63이 '로우'로 클리어(clear)되어 래치되므로, 상기 쓰기인에이블신호가 액티브된 상태에서 상기 쓰기데이터마스크신호가 디스에이블되어도 동작에는 영향을 미치지 않는다는 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 고속동작시에도 안정적으로 글로벌입출력라인에 전달된 데이터를 로컬입출력라인으로 전달하여 데이터 쓰기동작을 수행한다.

Claims (7)

  1. 청구항1는 삭제 되었습니다.
  2. 쓰기동작에서 글로벌입출력라인을 통해 입력된 데이터를 쓰기인에이블신호와 쓰기데이터마스크신호의 제어하에 쓰기드라이버의 입출력라인으로 인가하는 반도체메모리장치에 있어서,
    상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 정글로벌입출력라인신호를 입력하는 제1입력부;
    상기 제1입력부의 제1출력노드신호를 래치하는 제1래치부;
    상기 쓰기인에이블신호와 상기 쓰기데이터마스크신호가 디스에이블시 상기 부글로벌입출력라인신호를 입력하는 제2입력부;
    상기 제2입력부의 제2출력노드신호를 래치하는 제2래치부;
    상기 쓰기인에이블신호가 액티브되면 상기 입력및래치부에 저장된 상기 데이터를 상기 쓰기드라이버의 정입출력라인 및 부입출력라인으로 전달하는 입출력라인구동부를 구비하여
    상기 쓰기데이터마스크신호가 인에이블되는 동안 상기 입력및래치부에 저장된 상기 데이터를 클리어하여 쓰기동작을 차단하는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서,
    상기 제1입력부는,
    게이트단으로 각각 상기 쓰기인에이블신호, 상기 정글로벌입출력라인신호, 및 상기 쓰기데이터마스크신호를 입력받아 소스-드레인 경로를 통해 상기 제1출력노드를 풀업시키는 직렬로 연결된 다수의 PMOS트랜지스터;
    게이트단으로 상기 쓰기데이터마스크신호를 입력받아 상기 쓰기데이터마스크신호가 액티브되면 턴-온되어 상기 제1출력노드를 풀다운시켜 쓰기과정을 차단하는 제1NMOS트랜지스터; 및
    게이트단으로 상기 정글로벌입출력라인신호를 입력받아 상기 제1출력노드신호를 풀다운시키는 제2NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  4. 제2항에 있어서,
    상기 제2입력부는,
    게이트단으로 각각 상기 쓰기인에이블신호, 상기 부글로벌입출력라인신호, 및 상기 쓰기데이터마스크신호를 입력받아 소스-드레인 경로를 통해 상기 제2출력노드를 풀업시키는 직렬로 연결된 다수의 PMOS트랜지스터;
    게이트단으로 상기 쓰기데이터마스크신호를 입력받아 상기 쓰기데이터마스크신호가 액티브되면 턴-온되어 상기 제2출력노드를 풀다운시켜 쓰기과정을 차단하는 제1NMOS트랜지스터; 및
    게이트단으로 상기 부글로벌입출력라인신호를 입력받아 상기 제2출력노드신호를 풀다운시키는 제2NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  5. 제2항에 있어서,
    상기 입출력라인구동부는,
    상기 쓰기인에이블신호가 액티브되면 상기 래치된 제1출력노드신호에 응답하여 상기 정입출력라인을 풀다운 구동하여 데이터를 전달하는 정입출력라인풀다운구동부; 및
    상기 쓰기인에이블신호가 액티브되면 상기 래치된 제2출력노드신호에 응답하여 상기 부입출력라인을 풀다운 구동하여 데이터를 전달하는 부입출력라인풀다운구동부
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서,
    상기 정글로벌입출력라인풀다운구동부는,
    게이트단으로 상기 쓰기인에이블신호를 입력받아 상기 쓰기인에이블신호가 디스에이블되면 턴-온되어 상기 정입출력라인을 풀업하여 프리차지하는 PMOS트랜지스터; 및
    게이트단으로 각각 상기 쓰기인에이블신호 및 상기 제1출력노드신호를 입력받아 상기 정입출력라인을 풀다운시켜 데이터를 전달하는 직렬 연결된 두 개의 NMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  7. 제5항에 있어서,
    상기 부글로벌입출력라인풀다운구동부는,
    게이트단으로 상기 쓰기인에이블신호를 입력받아 상기 쓰기인에이블신호가 디스에이블되면 턴-온되어 상기 부입출력라인을 풀업하여 프리차지하는 PMOS트랜지스터; 및
    게이트단으로 각각 상기 쓰기인에이블신호 및 상기 제2출력노드신호를 입력받아 상기 부입출력라인을 풀다운시켜 데이터를 전달하는 직렬 연결된 두 개의 NMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치
KR1019990025007A 1999-06-28 1999-06-28 안정된 쓰기동작 구현을 위한 반도체메모리장치 KR100318438B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025007A KR100318438B1 (ko) 1999-06-28 1999-06-28 안정된 쓰기동작 구현을 위한 반도체메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025007A KR100318438B1 (ko) 1999-06-28 1999-06-28 안정된 쓰기동작 구현을 위한 반도체메모리장치

Publications (2)

Publication Number Publication Date
KR20010004376A KR20010004376A (ko) 2001-01-15
KR100318438B1 true KR100318438B1 (ko) 2001-12-24

Family

ID=19596489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025007A KR100318438B1 (ko) 1999-06-28 1999-06-28 안정된 쓰기동작 구현을 위한 반도체메모리장치

Country Status (1)

Country Link
KR (1) KR100318438B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857875B1 (ko) 2007-03-05 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 라이트 드라이버
KR20240044681A (ko) 2022-09-29 2024-04-05 주식회사 우리웰 산소공급마스크

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800382B1 (ko) * 2006-08-17 2008-02-01 삼성전자주식회사 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
KR100846394B1 (ko) * 2007-06-08 2008-07-16 주식회사 하이닉스반도체 반도체 메모리장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137189A (ja) * 1988-11-17 1990-05-25 Hitachi Ltd メモリ回路およびディジタル装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137189A (ja) * 1988-11-17 1990-05-25 Hitachi Ltd メモリ回路およびディジタル装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857875B1 (ko) 2007-03-05 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 라이트 드라이버
KR20240044681A (ko) 2022-09-29 2024-04-05 주식회사 우리웰 산소공급마스크

Also Published As

Publication number Publication date
KR20010004376A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
US7505532B2 (en) Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied
KR100300079B1 (ko) 센스앰프 구동회로
KR100341576B1 (ko) 반도체메모리장치의 파이프데이터 입력 제어 방법 및 장치
KR100333728B1 (ko) 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치
JP2008171546A (ja) 半導体メモリ素子及びその駆動方法
US5506522A (en) Data input/output line sensing circuit of a semiconductor integrated circuit
US6052328A (en) High-speed synchronous write control scheme
US6873559B2 (en) Method and apparatus for enhanced sensing of low voltage memory
KR100318438B1 (ko) 안정된 쓰기동작 구현을 위한 반도체메모리장치
US5983314A (en) Output buffer having inherently precise data masking
JPH09106680A (ja) 半導体メモリ装置
JP3984331B2 (ja) 差動伝送方法及び差動伝送回路
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
US6411553B1 (en) Single ended data bus equilibration scheme
KR20050063306A (ko) 반도체 메모리 소자
KR100482367B1 (ko) 반도체 메모리장치의 데이터 출력버퍼 및 그 데이터출력방법
US6243302B1 (en) Apparatus for outputting data using common pull-up/pull-down lines with reduced load
KR0153602B1 (ko) 반도체 메모리 장치의 데이타 고속 전송회로
KR100278988B1 (ko) 어드레스 천이 검출회로
KR100394066B1 (ko) 반도체 메모리의 데이터 라이트 회로
KR100301820B1 (ko) 센스 앰프
KR100625818B1 (ko) 글로벌 데이터 버스 래치
KR100532971B1 (ko) 메모리 장치용 데이타 출력 장치
KR100990139B1 (ko) 개선된 리피터를 구비한 메모리 소자
KR100810062B1 (ko) 반도체 메모리 소자와 그의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee