KR100810062B1 - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인과, 터미네이션 인에이블 신호에 응답하여 상기 글로벌 데이터 라인를 예정된 터미네이션 전압레벨로 터미네이션 구동하기 위한 구동수단과, 외부 전원전압의 레벨과 관계없이 일정한 레벨을 갖는 래치 전원전압을 생성하기 위한 래치 전원전압 생성수단, 및 상기 터미네이션 인에이블 신호에 응답하며 상기 래치 전원전압 레벨로 상기 글로벌 데이터 라인에 최종적으로 실린 데이터를 래치하기 위한 래칭 수단을 구비하는 반도체 메모리 소자를 제공한다.
터미네이션, 글로벌 입출력 라인, 래치

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
도 1은 종래 기술에 따른 터미네이션 회로를 설명하기 위한 회로도.
도 2는 도 1의 터미네이션 인에이블 신호를 생성하는 터미네이션 인에이블 신호 생성부를 설명하기 위한 도면.
도 3은 본 발명에 따른 실시예를 설명하기 위한 도면.
도 4와 도 5는 도 3의 래치 전원전압 생성부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 터미네이션 구동부 200 : 래칭부
300 : 래치 전원전압 생성부
INV1, INV2, INV3 : 제1 내지 제3 인버터
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 라인에 터미네이션 스킴(termination scheme)을 사용하는 반도체 메모리 소자에 관한 것이다.
요즈음, 반도체 메모리 소자의 용량이 커짐에 따라 칩의 크기도 증가하였으며, 이에 따라 데이터 라인들의 길이도 늘어나게 되었다. 규격에 따르면 512Mb 반도체 메모리 소자의 경우 뱅크(bank)의 개수는 4개이고, 1Gb 반도체 메모리 소자의 경우 뱅크의 개수는 8개로 증가한다. 때문에 증가한 뱅크의 길이만큼 특정 뱅크에서 억세스(access)되는 데이터를 전달하기 위한 데이터 라인의 로딩(loading)은 두배 가까이 증가하게 되었다.
한편, 반도체 메모리 소자에서 사용되는 데이터 라인은 그 위치에 따라 세그먼트 입출력 라인, 로컬 입출력 라인(LIO), 및 글로벌 입출력 라인(GIO) 등으로 구분되며, 특히, 글로벌 입출력 라인(GIO)은 상대적으로 로딩이 크기 때문에 데이터의 왜곡 및 손실이 발생할 수 있다. 이러한 문제를 해결하기 위해 글로벌 입출력 라인(GIO)의 중간 정도에 인버터(inverter) 두 단을 삽입하여 데이터의 왜곡 정도를 줄여주는 리피터(repeater) 방식을 사용하였다. 그러나, 리피터 방식은 그 구조가 개량된 드라이버(driver)일 뿐이고, 사용하는 트랜지스터의 개수 및 드라이버의 사이즈(size)가 커서 사용시 전류 소모가 매우 크다는 단점이 있다. 그래서, 새롭게 제시된 방식이 글로벌 입출력 라인(GIO)의 터미네이션(termination) 방식이다.
도 1은 종래 기술에 따른 터미네이션 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 터미네이션 회로는 터미네이션 인에이블 신호(ENGIOTERM)에 응답하여 터미네이션 구동하는 터미네이션 구동부(10)와, 터미네이션 인에이블 신호(ENGIOTERM)의 반전된 신호에 응답하여 글로벌 입출력 라인(GIO)에 최종적으로 실린 데이터를 래치하는 래칭부(20)를 구비한다.
한편, 도 2에는 터미네이션 인에이블 신호(ENGIOTERM)를 생성하는 터미네이션 인에이블 신호 생성부(30)가 도시되어 있다. 읽기(read)의 경우 내부 리드 펄스(Internal ReaD Pulse : IRDP)에 의해, 쓰기(write)의 경우 내부 라이트 펄스(Internal WriTe Pulse : IWTP)에 의해 특정 펄스(pulse) 폭을 갖는 신호(BST)가 생성된다. 터미네이션 인에이블 신호(ENGIOTERM)는 이 신호(BST)에 의해 인에이블(enable)되고, 이 신호(BST)가 디스에이블(disable)된 후 지연부(31)에 의한 특정 지연(delay) 이후 디스에이블 된다.
다시 도 1을 참조하면, 터미네이션 구동부(10)는 터미네이션 인에이블 신호(ENGIOTERM)의 활성화 구간에서 구동하며, 래칭부(20)는 터미네이션 인에이블 신호(ENGIOTERM)의 비활성화 구간에서 구동한다. 터미네이션 구동부(10)는 글로벌 입출력 라인(GIO)에 데이터가 인가되기 전에 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨 - 예컨대, 외부전압(VDD)의 ½전압레벨 - 로 프리차지(precharge) 시켜주고, 계속 터미네이션 동작을 하여 데이터에 따라 글로벌 입출력 라인(GIO)이 외부전압(VDD)에서 접지전압(VSS)까지 CMOS 레벨로 풀 스윙(full swing)하지 않게 한다. 그리고, 데이터의 읽기 또는 쓰기 동작 이후, 래칭부(20)가 동작하여 글로벌 입출력 라인(GIO)이 플로팅(floating)되는 것을 막아준다. 이때, 래칭부(20)는 구동력이 작으며 외부전압(VDD)과 접지전압(VSS)을 인가받아 글로벌 입출력 라인(GIO)에 최종적으로 실린 데이터에 따라 글로벌 입출력 라인(GIO)을 외부전 압(VDD) 또는 접지전압(VSS) 중 어느 한쪽으로 래치시켜 준다.
여기서, 글로벌 입출력 라인(GIO)의 상태를 살펴보면, 글로벌 입출력 라인(GIO)이 외부전압(VDD)으로 래치된 경우와, 접지전압(VSS)으로 래치된 경우, 및 외부전압(VDD) 또는 접지전압(VSS)으로 가고 있는 중간레벨의 경우가 될 수 있다.
이러한 경우 중, 다음 데이터를 인가받기 전에 터미네이션 구동을 하기 위한 가장 좋은 경우는 글로벌 입출력 라인(GIO)이 외부전압(VDD) 또는 접지전압(VSS)으로 가고 있는 중간레벨의 경우일 것이다. 그 이유는, 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨로 보다 빠르게 만들 수 있기 때문이다. 그 다음은 글로벌 입출력 라인(GIO)이 접지전압(VSS)으로 래치된 경우로, 터미네이션 구동력과 터미네이션 전압레벨이 일정하다면 원하는 시간 안에 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨로 세팅(setting)하는데 별 무리가 없게 된다.
문제는 글로벌 입출력 라인(GIO)이 외부전압(VDD)으로 래치된 경우로, 글로벌 입출력 라인(GIO)은 외부전압(VDD)에 따라 타겟 래칭 레벨이 달라 지게 된다. 즉, 동일한 터미네이션 전압레벨을 갖는 1.5V의 외부전압(VDD)을 사용하는 반도체 메모리 소자와 3.0V의 외부전압(VDD)을 사용하는 반도체 메모리 소자의 경우, 1.5V의 외부전압(VDD)으로 래치된 글로벌 입출력 라인(GIO)이 3.0V의 외부전압(VDD)으로 래치된 글로벌 입출력 라인(GIO)보다 터미네이션 전압레벨로 가는데 훨씬 유리할 수 밖에 없다. 그렇다고 터미네이션 전압레벨을 높게 셋팅하게 되면, 그 만큼 많은 전류를 소모해야함으로 터미네이션 동작의 본래 목적을 상실하게 된다. 결국, 터미네이션 전압레벨로 구동하는데 있어서, 외부전압(VDD)의 변화는 어쩔 수 없는 스큐(skew)를 유발하게 된다. 또한, 높은 외부전압(VDD)으로 래치된 글로벌 입출력 라인(GIO)의 경우, 터미네이션 전압레벨을 충분히 확보하지 못하여 정확한 데이터가 글로벌 입출력 라인(GIO)에 전달되지 못할 수 있으며, 이것은 데이터의 신뢰성을 떨어트리는 문제를 가지고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 터미네이션 동작 이후 글로벌 입출력 라인(GIO)을 래치 하기 위한 구간에서 글로벌 입출력 라인(GIO)을 원하는 래칭 레벨로 만들어 주는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인; 터미네이션 인에이블 신호에 응답하여 상기 글로벌 데이터 라인를 예정된 터미네이션 전압레벨로 터미네이션 구동하기 위한 구동수단; 외부 전원전압의 레벨과 관계없이 일정한 레벨을 갖는 래치 전원전압을 생성하기 위한 래치 전원전압 생성수단; 및 상기 터미네이션 인에이블 신호에 응답하며 상기 래치 전원전압 레벨로 상기 글로벌 데이터 라인에 최종적으로 실린 데이터를 래치하기 위한 래칭 수단을 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인을 구비하는 반도체 메모리 소자의 구동방법에 있어서, 터미네이션 비활성화 구간에서 외부 전원전압의 레벨과 관계없이 일정한 레벨을 갖는 래치 전원전압을 타겟 래칭 레벨로 하여 상기 글로벌 데이터 라인에 최종적으로 실린 데이터를 래칭하는 단계와, 터미네이션 활성화 구간에서 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 터미네이션 구동하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명은 글로벌 입출력 라인(GIO)의 터미네이션 비활성화 구간에서 동작하는 래칭부에 전원전압 중 하나로 외부전압(VDD)의 변화와 관계없는 일정한 레벨을 인가하여, 글로벌 입출력 라인(GIO)을 원하는 래칭 레벨로 래치함으로써, 이후 터미네이션 구동시 원하는 시간 안에 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨을 만들어 준다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 실시예를 설명하기 위한 도면이다.
도 3에는 코어영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 입출력 라인(GIO)과, 터미네이션 활성화구간에서 글로벌 입출력 라인(GIO)을 터미네이션 전압레벨 - 예컨대, 외부전압(VDD)의 ½전압레벨 - 로 만들어 주기 위한 터미네이션 구동부(100)와, 외부전압(VDD)의 레벨 변화와 관계없이 일정한 전압레벨의 래치 전원전압(V_LATCH)을 생성하기 위한 래치 전원전압 생성부(300), 및 터미네이션 비활성화구간에서 래치 전원전압(V_LATCH)을 인가받아 타겟 래칭 레벨로 래치하기 위한 래칭부(200)가 도시되어 있다.
터미네이션 구동부(100)는 터미네이션 인에이블 신호(ENGIOTERM)가 논리'하이'(high)인 구간에서 동작하며, 글로벌 입출력 라인(GIO)이 풀 스윙 되는 것을 막아 준다.
래칭부(200)는 3-상태 래치(3-state latch)로 터미네이션 인에이블 신호(ENGIOTERM)을 입력받는 제3 인버터(INV3)와, 터미네이션 인에이블 신호(ENGIOTERM)와 제3 인버터(INV3)의 출력신호에 의해 제어되는 제1 인버터(INV1), 및 터미네이션 인에이블 신호(ENGIOTERM)와 제3 인버터(INV3)의 출력신호에 의해 제어되는 제2 인버터(INV2)를 구비한다.
제1 및 제2 인버터(INV1, INV2)는 래치 전원전압(V_LAT)과 접지전압(VSS)을 전원전압으로 인가받으며, 제1 인버터(INV1)는 입력단이 글로벌 입출력 라인(GIO)과 연결되어 있고 그 출력단은 제2 인버터(INV2)의 입력단과 연결되어 있다. 제2 인버터(INV2)의 출력단은 제1 인버터(INV1)의 입력단에 연결되어 있다. 그래서, 래칭부(200)는 글로벌 입출력 라인(GIO)을 래치 전원전압(V_LAT)과 접지전압(VSS)을 타겟 래칭 레벨로 하여 래치시켜 준다. 다시 말하면, 터미네이션 동작 이후 글로벌 입출력 라인(GIO)에 최종적으로 실린 데이터가 논리'하이'쪽이라면 글로벌 입출력 라인(GIO)은 외부전압(VDD)의 전압레벨에 상관없이 래치 전원전압(V_LAT)쪽으로 래 치하게 되고, 글로벌 입출력 라인(GIO)에 최종적으로 실린 데이터가 논리'로우'쪽이라면 글로벌 입출력 라인(GIO)은 접지전압(VSS)쪽으로 래치하게 된다.
한편, 터미네이션 인에이블 신호(ENGIOTERM)를 생성하는 신호 생성부를 더 구비할 수 있으며, 신호 생성부는 종래와 실질적으로 동일하므로 설명을 생략하기로 한다.
도 4와 도 5는 도 3의 래치 전원전압 생성부(300)를 설명하기 위한 회로도이다.
도 4와 도 5를 참조하면, 래치 전원전압 생성부(300)는 밴드 갭(band gap)을 이용한 기준전압발생부(310)와, 기준전압발생부(310)의 출력신호를 분배하여 기준전압(V_REF)을 생성하는 전압분배부(320)와, 'RASIDLE'신호에 응답하여 기준전압(V_REF)과 래치 전원전압(V_LAT)의 피드백된 전압(V_FDB)을 비교하는 전압비교부(330)와, 비교된 결과에 따라 드라이버 제어신호(CTR)를 출력하는 드라이버 제어부(340), 및 드라이버 제어신호(CTR)에 응답하여 래치 전원전압(V_LAT)을 출력하는 출력부(350)를 구비한다. 그리고, 'RASIDLE'신호에 응답하여 드라이버 제어부(340)의 입력단 및 출력부(350)의 입력단을 프리차지시키는 프리차지부(360)를 더 구비할 수 있다.
여기서, 'RASIDLE'신호는 래치 전원전압 생성부(300)의 활성화 신호로써, 터미네이션 동작시 논리'로우'가 되고, 래칭부(200)에 래치 전원전압(V_LAT)을 인가할 때 논리'하이'로 활성화되는 신호이다.
결국, 래칭부(200)에 외부전압(VDD)이 아닌 래치 전원전압(V_LAT)을 인가함 으로써, 외부전압(VDD)이 다른 반도체 메모리 소자를 사용하거나 공정(process), 전압(voltage), 온도(temperature)에 따라 외부전압(VDD)이 달라지는 경우일 지라도 글로벌 입출력 라인(GIO)은 래치 전원전압(V_LAT) 또는 접지전압(VSS)으로 래치되기 때문에, 터미네이션 활성화 구간에서 원하는 시간 안에 글로벌 입출력 라인(GIO)을 예정된 터미네이션 전압레벨로 터미네이션 구동이 가능하다. 그래서, 외부전압(VDD)에 따라 어쩔 수 없이 글로벌 입출력 라인(GIO)에 발생하던 스큐를 없앨 수 있고, 글로벌 입출력 라인(GIO)에 전달하고자 하는 데이터를 정확하게 실어줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 전술한 실시예에서는 래칭부(200)에 외부전압(VDD)의 변화에 상관없는 래치 전원전압(V_LAT)을 인가하는 경우를 일예로 들어 설명하였으나, 본 발명은 래칭부(200)에 인가되는 접지접압(VSS)을 터미네이션 전압레벨에 가까운 전압레벨을 인가하는 경우에도 적용할 수 있다. 또한, 글로벌 입출력 라인(GIO) 뿐 아니라, 데이터를 송수신하는 데이터 라인에서도 적용할 수 있다.
상술한 본 발명은 외부전압(VDD)에 상관없이 글로벌 입출력 라인(GIO)을 원 하는 시간 안에 충분히 터미네이션 전압레벨로 구동이 가능하여 데이터의 전송 속도를 빠르게 할 수 있고, 보다 신뢰성 있는 데이터를 확보할 수 있으며, 래치하는데 소모되는 전류를 줄일 수 있는 효과를 얻을 수 있다.

Claims (10)

  1. 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인;
    터미네이션 인에이블 신호에 응답하여 상기 글로벌 데이터 라인를 예정된 터미네이션 전압레벨로 터미네이션 구동하기 위한 구동수단;
    외부 전원전압의 레벨과 관계없이 일정한 레벨을 갖는 래치 전원전압을 생성하기 위한 래치 전원전압 생성수단; 및
    상기 터미네이션 인에이블 신호에 응답하며 상기 래치 전원전압 레벨로 상기 글로벌 데이터 라인에 최종적으로 실린 데이터를 래치하기 위한 래칭 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 터미네이션 인에이블 신호를 생성하기 위한 신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 래칭 수단은 상기 터미네이션 인에이블 신호에 응답하는 3-상태 래치인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 래칭 수단은,
    상기 터미네이션 인에이블 신호에 의해 제어되고, 자신의 입력단이 상기 글로벌 데이터 라인과 연결된 제1 인버터와,
    상기 터미네이션 인에이블 신호에 의해 제어되고, 자신의 입력단이 상기 제1 인버터의 출력단과 연결되고 자신의 출력단이 상기 제1 인버터의 입력단과 연결된 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 인버터는 상기 래치 전원전압을 인가받는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제2 인버터는 상기 래치 전원전압을 인가받는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 래치 전원전압 생성수단은,
    밴드 갭을 이용한 기준전압발생부;
    상기 기준전압발생부의 출력전압을 분배하여 기준전압을 생성하는 전압분배부;
    상기 기준전압과 피드백된 상기 래치 전원전압을 비교하는 전압비교부;
    상기 비교된 결과에 따라 드라이버제어신호를 출력하는 드라이버 제어부; 및
    상기 드라이버제어신호에 응답하여 상기 래치 전원전압을 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 터미네이션 전압레벨은 상기 외부전압의 ½인 것을 특징으로 하는 반도체 메모리 소자.
  9. 코어 영역과 인터페이스 영역 사이에 데이터를 전달하기 위한 글로벌 데이터 라인을 구비하는 반도체 메모리 소자의 구동방법에 있어서,
    터미네이션 비활성화 구간에서 외부 전원전압의 레벨과 관계없이 일정한 레벨을 갖는 래치 전원전압을 타겟 래칭 레벨로 하여 상기 글로벌 데이터 라인에 최종적으로 실린 데이터를 래칭하는 단계와,
    터미네이션 활성화 구간에서 예정된 터미네이션 전압레벨로 상기 글로벌 데이터 라인을 터미네이션 구동하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  10. 제9항에 있어서,
    상기 터미네이션 전압레벨은 상기 외부전압의 ½인 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
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