JP6984166B2

JP6984166B2 - 記憶回路及び記憶回路の制御方法

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Description

本発明は、記憶回路及び記憶回路の制御方法に関する。

従来、一方のインバータの出力が他方のインバータの入力に接続され、他方のインバータの出力が一方のインバータの入力に接続されるラッチを備えた記憶回路が知られている（例えば、特許文献１，２を参照）。

特開２００８−１７２７７９号公報特開２００２−０５０９４４号公報

図１は、ＣＭＯＳ論理で形成された書き込み部によってデータをラッチに書き込む記憶回路の一例を示す図である。ＣＭＯＳは、Complementary ＭＯＳ（Metal Oxide Semiconductor）を意味する。ラッチ１０３は、インバータ１０１の出力がインバータ１０２の入力に接続され、インバータ１０２の出力がインバータ１０１の入力に接続される構成を有する。トランスファーゲート１０４は、ｐＭＯＳトランジスタ１０４ａとｎＭＯＳトランジスタ１０４ｂとを含む書き込み部である。ｐＭＯＳのｐは、ｐチャネル型を表し、ｎＭＯＳのｎは、ｎチャネル型を表す。図１の記憶回路は、インバータ１０５に入力されるライトデータＷＤをラッチ１０３に書き込む場合、制御信号ＷＰ，ＮＷＰを伝送する２本の制御線を用いて、ｐＭＯＳトランジスタ１０４ａとｎＭＯＳトランジスタ１０４ｂの両方をオンにする。

一方、図２は、ｎＭＯＳ論理で形成された書き込み部によってデータをラッチに書き込む記憶回路の一例を示す図である。書き込み回路１２０は、３つのｎＭＯＳトランジスタ１２１，１２２，１２３を含む書き込み部である。図２の記憶回路は、インバータ１３０に入力されるライトデータＷＤをラッチ１１０に書き込む場合、制御信号ＷＰを伝送する１本の制御線を用いて、ｎＭＯＳトランジスタ１２１，１２２の両方をオンにする。つまり、書き込み部が図２のようにｎＭＯＳ論理で形成された場合、図１のようにＣＭＯＳ論理で形成された場合に比べて、制御線の数を１本少なくすることができる。

図３は、図２の記憶回路の書き込み動作の一例を示すタイミングチャートである。

ライトデータＷＤがローレベルの場合（ケースＣ１参照）、インバータ１３０により、トランジスタ１２１のソースＳがハイレベルになる。トランジスタ１２１のソースＳがハイレベルになると、トランジスタ１２３がオンとなるため、トランジスタ１２２のソースＳがローレベルとなる。この状態において、制御信号ＷＰがタイミングｔ１でハイレベルになると、トランジスタ１２１，１２２がオンとなる。トランジスタ１２１，１２２がオンとなると、第１段階として、トランジスタ１２２経由でラッチノードＮＰＣＭがローレベルとなり（タイミングｔ２）、トランジスタ１２１経由でラッチノードＰＣＭが中間電位まで引き上げられる（タイミングｔ２）。トランジスタ１２１は、ｎＭＯＳなので、ラッチノードＰＣＭをハイレベルまで引き上げることができない（タイミングｔ２）。次に、第２段階として、ラッチノードＮＰＣＭはローレベルとなることにより、インバータ１１２がラッチノードＰＣＭを中間電位からハイレベルまで引き上げる。

一方、ライトデータＷＤがハイレベルの場合（ケースＣ２参照）、インバータ１３０により、トランジスタ１２１のソースＳがローレベルになる。トランジスタ１２１のソースＳがローレベルになると、トランジスタ１２３はオフとなるため、トランジスタ１２２のソースＳがハイインピーダンスとなる。この状態において、制御信号ＷＰがタイミングｔ１でハイレベルになると、トランジスタ１２１，１２２がオンとなるので、第１段階として、トランジスタ１２１経由でラッチノードＰＣＭはローレベルとなる（タイミングｔ２）。しかし、トランジスタ１２２のソースＳがハイインピーダンスであるため、ラッチノードＮＰＣＭはローレベルのままである（タイミングｔ２）。次に、第２段階として、ラッチノードＰＣＭがローレベルとなることにより、インバータ１１１がラッチノードＮＰＣＭをローレベルからハイレベルまで引き上げる。

このように、第２段階において、ケースＣ１では、ラッチノードＰＣＭを中間電位からハイレベルまで引き上げるのに対し、ケースＣ２では、ラッチノードＮＰＣＭをローレベルからハイレベルまで引き上げる。したがって、ハイレベルに引き上げるまでに要する時間が、ケースＣ１に比べてケースＣ２の方が長くなる。そのため、制御信号ＷＰがハイレベルからローレベルに切り替わるタイミングｔ３で、ケースＣ１では、ラッチノードＰＣＭをハイレベルに確定できるのに対し、ケースＣ２では、ラッチノードＮＰＣＭがハイレベルに確定できないことが生ずるおそれがある。つまり、ライトデータＷＤがローレベルの場合に比べてハイレベルの場合の方がデータを書き込みにくく、ラッチとしてのバランスが悪い。

ライトデータＷＤがハイレベルかローレベルかによってラッチの書き込み性能がこのように偏ると（バランスが悪くなると）、例えば、製造ばらつきによって、ケースＣ３のように書き込みを失敗するケースが発生し、歩留りが低下するおそれがある。ケースＣ３は、タイミングｔ３でラッチノードＮＰＣＭがハイレベルに未到達であることにより、ラッチノードＮＰＣＭがローレベルのままと確定され、ラッチノードＰＣＭがインバータ１１２によりハイレベルに再び引き上げられてしまうケースを示している。

そこで、本開示では、ラッチの書き込み性能の偏りを抑制可能な記憶回路及び記憶回路の制御方法が提供される。

本開示の一態様では、
第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチと、
前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとを有し、前記第１のトランジスタと前記第２のトランジスタとによって前記ラッチに対する書き込みを行う書き込み回路と、
前記ラッチに対する書き込みが発生することを検知し、前記第２のノードの電位の上昇を前記第１のノードに対するローレベルの書き込み段階が開始する前に開始させ前記書き込み段階が終了する前に終了させる指令信号を出力する指令回路と、
前記指令信号に基づいて前記第２のノードの電位を上昇させる電位調整回路とを備え、
前記書き込み回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、記憶回路が提供される。

また、本開示の他の一態様では、
第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチを備えた記憶回路の制御方法であって、
前記記憶回路が備える指令回路は、前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとによって前記ラッチに対する書き込みが発生することを検知し、
前記指令回路は、前記第２のノードの電位の上昇を前記第１のノードに対するローレベルの書き込み段階が開始する前に開始させ前記書き込み段階が終了する前に終了させる指令信号を出力し、
前記記憶回路が備える電位調整回路は、前記指令信号に基づいて前記第２のノードの電位を上昇させ、
前記記憶回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、記憶回路の制御方法が提供される。

本開示の一態様によれば、ラッチの書き込み性能の偏りを抑制可能な記憶回路及び記憶回路の制御方法を提供することができる。

書き込み部をＣＭＯＳ論理で組んだラッチの構成の一例を示す図である。書き込み部をｎＭＯＳ論理で組んだラッチの構成の一例を示す図である。図２の回路の書き込み動作の一例を示すタイミングチャートである。本開示に係る記憶回路の構成の一例を示す図である。本開示に係る記憶回路の書き込み動作の一例を示すタイミングチャートである。本開示に係る記憶回路の構成の第１の実施例を示す図である。第１の実施例の書き込み動作の一例を示すタイミングチャートである。本開示に係る記憶回路の構成の第２の実施例を示す図である。第２の実施例の書き込み動作の一例を示すタイミングチャートである。本開示に係る記憶回路の構成の第３の実施例を示す図である。

以下、本開示に係る記憶回路の実施形態について説明する。

図４は、本開示に係る記憶回路の構成の一例を示す図である。図４に示される記憶回路１は、ライトイネーブル信号ＷＥがアクティブレベルのとき、クロック信号ＣＫに従って、ライトデータＷＤをラッチ１０のラッチノードＰＣＭ，ＮＰＣＭに取り込むことにより、ラッチ１０に対する書き込みを行う。記憶回路１は、例えば、半導体集積回路内に設けられている。記憶回路１は、ラッチ１０、書き込み回路２０、入力回路３０、出力回路４０、制御回路５０、指令回路６０及び電位調整回路７０を備える。

ラッチ１０は、ラッチノードＰＣＭ、ラッチノードＮＰＣＭ、インバータ１１及びインバータ１２を有する。ラッチノードＰＣＭは、第１のノードの一例である。ラッチノードＮＰＣＭは、第２のノードの一例である。インバータ１１は、第１のインバータの一例である。インバータ１１は、ラッチノードＰＣＭに入力が接続されラッチノードＮＰＣＭに出力が接続される論理否定回路である。インバータ１２は、第２のインバータの一例である。インバータ１２は、ラッチノードＮＰＣＭに入力が接続されラッチノードＰＣＭに出力が接続される論理否定回路である。インバータ１１，１２の具体例として、ＣＭＯＳインバータが挙げられる。

書き込み回路２０は、トランジスタ２１，２２，２３を有し、トランジスタ２１，２２，２３によって、ラッチ１０に対する書き込みを行う書き込み回路の一例である。

トランジスタ２１は、第１のノードに接続された第１のｎＭＯＳトランジスタの一例である。トランジスタ２１は、入力回路３０のインバータ３１の出力及びトランジスタ２３のゲートに接続されたソースＳと、ラッチノードＰＣＭに接続されたドレインＤと、制御回路５０の論理積回路５２の出力に接続されたゲートとを有する。トランジスタ２１のゲートには、制御信号ＷＰが入力される。

トランジスタ２２は、第２のノードに接続された第２のｎＭＯＳトランジスタの一例である。トランジスタ２２は、トランジスタ２３のドレインに接続されたソースＳと、ラッチノードＮＰＣＭ及び電位調整回路７０の出力に接続されたドレインＤと、制御回路５０の論理積回路５２の出力に接続されたゲートとを有する。トランジスタ２２のゲートには、トランジスタ２１と共通の制御信号ＷＰが入力される。

トランジスタ２３は、第３のｎＭＯＳトランジスタの一例である。トランジスタ２３は、トランジスタ２１のソースＳに接続されたゲートと、トランジスタ２２のソースＳに接続されたドレインと、グランドに接続されたソースとを有する。

入力回路３０は、ライトポートから供給されるライトデータＷＤを書き込み回路２０に供給する。ライトデータＷＤは、ラッチ１０に書き込まれるデータの一例である。入力回路３０は、ライトデータＷＤの論理レベルを反転させたライトデータＷＤを出力するインバータ３１を有する。入力回路３０に接続される回路の構成によっては、インバータ３１は無くてもよいし、入力回路３０はインバータ３１とは別の論理回路を有してもよい。

出力回路４０は、ラッチノードＰＣＭの論理レベルに応じて、リードデータＲＤを出力する。リードデータＲＤは、ラッチ１０のラッチノードＰＣＭから読み出されたデータを表す。出力回路４０は、ラッチノードＰＣＭの論理レベルを反転させたリードデータＲＤを出力するインバータ４１を有する。出力回路４０に接続される回路の構成によっては、インバータ４１は無くてもよいし、出力回路４０はインバータ４１とは別の論理回路を有してもよい。また、出力回路４０は、ラッチノードＮＰＣＭの論理レベルに応じて、リードデータＲＤを出力する回路でもよい。

制御回路５０は、書き込み回路２０がラッチ１０に対する書き込みを行うタイミングを制御する制御信号ＷＰを、クロック信号ＣＫを用いて生成する制御回路の一例である。クロック信号ＣＫは、クロックポートから供給される。制御回路５０は、例えば、チョッパ回路５５及び論理積回路５１を有する。

チョッパ回路５５は、クロック信号ＣＫに比べてパルス幅の狭いチョッパ出力信号ＣＰをクロック信号ＣＫを用いて生成する。チョッパ回路５５は、例えば、デューティ比が５０％のクロック信号ＣＫを用いて、チョッパ出力信号ＣＰをクロック信号ＣＫと同周期で出力する。チョッパ回路５５は、周知の構成でよい。制御回路５０は、制御信号ＷＰをチョッパ出力信号ＣＰを用いて生成する。

本実施形態では、制御回路５０は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥとを用いて、制御信号ＷＰを出力する論理積回路５１を有する。ライトイネーブル信号ＷＥは、ラッチ１０に対する書き込み動作を可能にする信号を表す。論理積回路５１は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥとの論理積を出力する。ライトイネーブル信号ＷＥの論理レベルが非アクティブ（本実施形態では、ローレベル）である場合、制御回路５０は、制御信号ＷＰの出力を停止する（言い換えれば、図５のようにローレベルの制御信号ＷＰを出力する）。一方、ライトイネーブル信号ＷＥ及びチョッパ出力信号ＣＰの論理レベルがアクティブ（本実施形態では、ハイレベル）である場合、制御回路５０は、制御信号ＷＰを出力する（言い換えれば、図５のようにハイレベルの制御信号ＷＰを出力する）。

ここで、上述の図２に示した構成では、ラッチノードＰＣＭに対するハイレベルの書き込みが発生するケースＣ１（図３参照）のとき、第１段階でラッチノードＰＣＭは中間電位まで引き上げられる。しかしながら、ラッチノードＮＰＣＭに対するハイレベルの書き込みが発生するケースＣ２（図３参照）のとき、第１段階でラッチノードＮＰＣＭを引き上げる動作がない。第１段階でラッチノードＮＰＣＭを引き上げる動作がないことが、ラッチの書き込み性能の偏りの原因の一つである。

そこで、図４に示した本実施形態に係る記憶回路１は、指令回路６０及び電位調整回路７０を備える。指令回路６０は、ラッチノードＮＰＣＭの電位をラッチノードＰＣＭに対するローレベルの書き込みが終了するタイミングｔ１２前に上昇させる指令信号ＡＰを出力する（図５参照）。指令回路６０は、例えば、指令信号ＡＰをクロック信号ＣＫを用いて生成する。電位調整回路７０は、指令信号ＡＰに基づいてラッチノードＮＰＣＭの電位を上昇させることによって、書き込み回路２０によるラッチ１０に対する書き込みを補助する書き込み補助回路である。

このような構成によれば、ラッチノードＰＣＭに対するハイレベルの書き込みが発生するケースＣ１のときも、ラッチノードＮＰＣＭに対するハイレベルの書き込みが発生するケースＣ２のときも、第１段階でラッチノードＰＣＭは中間電位まで引き上げられる。そのため、ケースＣ１のときもケースＣ２のときも、書き込み動作の第２段階は中間電位から開始するため、制御信号ＷＰがハイレベルからローレベルに切り替わるタイミングｔ１３で、ラッチノードをハイレベルに確定することができる。したがって、ラッチ１０の書き込み性能の偏りを抑制することができるので、例えば、ラッチ１０の書き込み性能のばらつきを小さくすることができ、歩留まりの高い製品が製造可能となる。

また、近年の半導体デバイスの特徴として、トランジスタの数を減らすよりも配線の数を減らす回路トポロジを選択した方が、回路面積を効果的に削減できる場合がある。この場合、ｎＭＯＳ論理で形成された書き込み部によってデータをラッチに書き込む図４の記憶回路の方が、ＣＭＯＳ論理で形成された書き込み部によってデータをラッチに書き込む図１の記憶回路に比べて、制御線の数が少ない。そのため、記憶回路の省面積化が可能となる。

また、ＣＭＯＳ論理で形成された回路の場合、ｐチャネル型のトランジスタエリアとｎチャネル型のトランジスタエリアとが物理的に分かれているので、両エリアの境界部分が無駄となる場合がある。一方、ｎＭＯＳ論理で形成された回路の場合、ｐチャネル型のトランジスタエリアを縮小又は無くすことができるため、無駄となる部分が減り、更なる省面積化が可能となる。

指令回路６０は、ラッチノードＮＰＣＭの電位を上昇させるタイミングを調整するタイミング調整回路である。指令回路６０は、ラッチノードＰＣＭに対するローレベルの書き込みが開始するタイミングｔ１１前に電位調整回路７０がラッチノードＮＰＣＭの電位を上昇させるように、指令信号ＡＰを出力することが好ましい（図５参照）。これにより、ラッチノードＮＰＣＭが零よりも高い電位から第１段階がタイミングｔ１１で開始するので、第１段階でラッチノードＰＣＭを所望の中間電位まで引き上げやすくなる。そのため、ラッチ１０の書き込み性能の偏りを更に抑制することができる。

また、指令回路６０は、ラッチ１０に対する書き込みが発生することを検知し、その検知結果に基づいて、指令信号ＡＰを出力する。例えば、指令回路６０は、クロック信号ＣＫの所定のエッジ（例えば、立下りエッジ）を検出してから所定時間経過時にラッチ１０に対する書き込みが発生すること（すなわち、制御信号ＷＰがハイレベルとなる書き込み期間）を事前に検知できる。

なお、電位調整回路７０がラッチノードＮＰＣＭの電位上昇を開始させるタイミングｔ１０が、ラッチ１０のデータ非保証期間が開始するタイミングｔ９よりも早くならいように、指令信号ＡＰが指令回路６０から出力されるタイミングは調整される。

また、書き込み回路２０による書き込み動作時、ラッチノードＰＣＭ，ＮＰＣＭの論理レベルをトランジスタ２１，２２の出力により反転させるバスファイトが起こりうる。そのため、インバータ１１の出力電流は、トランジスタ２２のドレインＤからの出力電流よりも小さく、インバータ１２の出力電流は、トランジスタ２１のドレインＤからの出力電流よりも小さいことが好ましい。

＜実施例１＞
図６は、本開示に係る記憶回路の構成の第１の実施例を示す図である。図７は、図６の記憶回路の動作波形の一例を示す図である。図６に示される記憶回路１Ａは、図４の記憶回路１の一例である。

指令回路６０Ａは、ラッチノードＮＰＣＭに対するローレベルの書き込みが発生することを検知した場合、指令信号ＡＰを出力しない。一方、指令回路６０Ａは、ラッチノードＮＰＣＭに対するハイレベルの書き込みが発生することを検知した場合、指令信号ＡＰを出力する（図７参照）。

指令回路６０Ａは、ライトイネーブル信号ＷＥの論理レベルが非アクティブ（本例では、ローレベル）である場合、指令信号ＡＰを出力しない。一方、指令回路６０Ａは、ライトイネーブル信号ＷＥの論理レベルがアクティブ（本例では、ハイレベル）であり、且つ、調整クロック信号ＰＣＰ及びライトデータＷＤがハイレベルである場合、指令信号ＡＰを出力する。

例えば、指令回路６０Ａは、制御信号ＷＰよりも位相を進めた調整クロック信号ＰＣＰ（図７参照）をクロック信号ＣＫを用いて生成する位相調整チョッパ６１を有する。位相調整チョッパ６１は、調整クロック信号生成回路の一例である。実施例１では、指令回路６０Ａは、調整クロック信号ＰＣＰとライトデータＷＤとライトイネーブル信号ＷＥとを用いて、指令信号ＡＰを生成する論理積回路６２を有する。論理積回路６２は、調整クロック信号ＰＣＰとライトデータＷＤとライトイネーブル信号ＷＥとの論理積を指令信号ＡＰとして出力する。

このような構成によれば、ラッチノードＰＣＭに対するハイレベルの書き込みが発生するケースＣ１のときも、ラッチノードＮＰＣＭに対するハイレベルの書き込みが発生するケースＣ２のときも、第１段階でラッチノードＰＣＭは中間電位まで引き上げられる。したがって、ラッチ１０の書き込み性能の偏りを抑制することができる。

また、電位調整回路７０Ａは、ラッチノードＮＰＣＭにソースＳが接続されたトランジスタ７１を有する。トランジスタ７１は、第４のｎＭＯＳトランジスタの一例である。電位調整回路７０Ａは、トランジスタ７１が指令信号ＡＰに基づいてオンとなることによって、ラッチノードＮＰＣＭの電位を上昇させる。これにより、第１段階でラッチノードＮＰＣＭを中間電位に引き上げることができる。つまり、電位調整回路７０Ａは、ラッチノードＮＰＣＭをプリチャージするプリチャージ回路である。

トランジスタ７１は、指令回路６０Ａの論理積回路６２の出力に接続されたゲートと、記憶回路１Ａの電源に接続されたドレインと、ラッチノードＮＰＣＭに接続されたソースとを有する。トランジスタ７１がｎＭＯＳトランジスタであることにより、ｐＭＯＳトランジスタを使って電位調整回路が形成されている形態に比べて、電位調整回路の小型化が可能である。

＜実施例２＞
図８は、本開示に係る記憶回路の構成の第２の実施例を示す図である。図８では、実施例１の指令回路でのタイミング調整が簡素化されている。図９は、図８の記憶回路の動作波形の一例を示す図である。図８に示される記憶回路１Ｂは、図４の記憶回路１の一例である。

指令回路６０Ｂは、ラッチノードＮＰＣＭに対して書き込む論理レベルがハイレベルかローレベルかにかかわらず、ラッチ１０に対する書き込みが発生することを検知する。その書き込みが発生することを検知したことを表す指令信号ＡＰを受けて、電位調整回路７０Ａは、ラッチ１０の書き込み動作が始まるタイミングｔ１１前に作動し始める。ただし、ラッチ１０の書き込み動作期間に電位調整回路７０Ａが作動すると、ラッチ１０の内部でショートが発生する。そのため、指令回路６０Ｂは、電位調整回路７０ＡがラッチノードＮＰＣＭの電位を上昇させることがラッチノードＰＣＭに対するローレベルの書き込みが開始するタイミングｔ１１前に終了するように、指令信号ＡＰの出力を停止する（図９参照）。

指令回路６０Ｂは、ライトイネーブル信号ＷＥの論理レベルが非アクティブ（本例では、ローレベル）である場合、指令信号ＡＰを出力しない。一方、指令回路６０Ｂは、ライトイネーブル信号ＷＥの論理レベルがアクティブ（本例では、ハイレベル）であり、且つ、調整クロック信号ＰＣＰ及びインバータ出力信号Ｉｎｖがハイレベルである場合、指令信号ＡＰを出力する。

例えば、指令回路６０Ｂは、チョッパ出力信号ＣＰの論理レベルを反転させたインバータ出力信号Ｉｎｖを出力するインバータ６３を有する。実施例２では、指令回路６０Ｂは、調整クロック信号ＰＣＰとインバータ出力信号Ｉｎｖとライトイネーブル信号ＷＥとを用いて、指令信号ＡＰを生成する論理積回路６２を有する。論理積回路６２は、調整クロック信号ＰＣＰとインバータ出力信号Ｉｎｖとライトイネーブル信号ＷＥとの論理積を指令信号ＡＰとして出力する。

実施例２では、ラッチノードＮＰＣＭに対するハイレベルの書き込みが発生するケースＣ２のときだけでなく、ラッチノードＮＰＣＭに対するローレベルの書き込みが発生するケースＣ１のときも、指令信号ＡＰが出力される。しかしながら、ケースＣ１のとき、ラッチノードＮＰＣＭのタイミングｔ１０での初期値はハイレベルであるため、実際には電位調整回路７０Ａは作動しない。よって、ラッチノードＮＰＣＭは、トランジスタ２２によりローレベルとなる。

＜実施例３＞
図１０は、本開示に係る記憶回路の構成の第３の実施例を示す図である。図１０に示される記憶回路１Ｃは、図４の記憶回路１の一例である。記憶回路１Ｃは、一つのラッチ１０に対して複数の書き込み回路を備えた書き込み回路群２０Ｃを有する。記憶回路１Ｃは、４つのライトデータＷＤ１〜ＷＤ４のうち、ライトイネーブル信号ＷＥ１〜ＷＥ４によって書き込みが許可されたデータを、一つのラッチ１０に書き込む。記憶回路１Ｃは、ラッチ１０、書き込み回路群２０Ｃ、入力回路３０Ｃ、出力回路４０、制御回路５０Ｃ、指令回路６０Ｃ及び電位調整回路７０Ａを備える。

書き込み回路群２０Ｃは、４つの書き込み回路を有する。第１の書き込み回路は、トランジスタ２１ａ，２２ａ，２３ａを有し、入力回路３０Ｃのインバータ３１に入力されるライトデータＷＤ１を制御信号ＷＰ１に基づいてラッチ１０に書き込む。第２の書き込み回路は、トランジスタ２１ｂ，２２ｂ，２３ｂを有し、入力回路３０Ｃのインバータ３２に入力されるライトデータＷＤ２を制御信号ＷＰ２に基づいてラッチ１０に書き込む。第３の書き込み回路は、トランジスタ２１ｃ，２２ｃ，２３ｃを有し、入力回路３０Ｃのインバータ３３に入力されるライトデータＷＤ３を制御信号ＷＰ３に基づいてラッチ１０に書き込む。第４の書き込み回路は、トランジスタ２１ｄ，２２ｄ，２３ｄを有し、入力回路３０Ｃのインバータ３４に入力されるライトデータＷＤ４を制御信号ＷＰ４に基づいてラッチ１０に書き込む。

制御回路５０Ｃは、論理積回路５１〜５４を有する。論理積回路５１は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥ１との論理積を制御信号ＷＰ１として出力する。論理積回路５２は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥ２との論理積を制御信号ＷＰ２として出力する。論理積回路５３は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥ３との論理積を制御信号ＷＰ３として出力する。論理積回路５４は、チョッパ出力信号ＣＰとライトイネーブル信号ＷＥ４との論理積を制御信号ＷＰ４として出力する。

指令回路６０Ｃは、論理和回路６４を有する。論理和回路６４は、４つのライトイネーブル信号ＷＥ１〜ＷＥ４の論理和を出力する。指令回路６０Ｃは、調整クロック信号ＰＣＰとインバータ出力信号Ｉｎｖと論理和回路６４の論理和出力信号との論理積を指令信号ＡＰとして出力する。

図１０のような多ポート書き込み機能を持つラッチでも、基本的な動作は、実施例２と同じである。指令回路６０Ｃは、各ポートからの書き込み動作を検知した結果に基づいて、電位調整回路７０Ａへの動作指示である指令信号ＡＰを出力する。電位調整回路７０Ａは、指令信号ＡＰに基づいて、ラッチノードＮＰＣＭを中間電位まで引き上げる。

実施例３では、電位調整回路７０Ａは、書き込みポート毎に設置されてなくてもよく、ラッチ１０に記憶される１ビットにつき１つでよいため、面積増加の影響を最小限に抑えることができる。

以上、記憶回路及び記憶回路の制御方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチと、
前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとを有し、前記第１のトランジスタと前記第２のトランジスタとによって前記ラッチに対する書き込みを行う書き込み回路と、
前記ラッチに対する書き込みが発生することを検知し、前記第２のノードの電位を前記第１のノードに対するローレベルの書き込みが終了する前に上昇させる指令信号を出力する指令回路と、
前記指令信号に基づいて前記第２のノードの電位を上昇させる電位調整回路とを備える、記憶回路。
（付記２）
前記指令回路は、前記第１のノードに対するローレベルの書き込みが開始する前に前記電位調整回路が前記第２のノードの電位を上昇させるように、前記指令信号を出力する、付記１に記載の記憶回路。
（付記３）
前記書き込み回路が前記ラッチに対する書き込みを行うタイミングを制御する制御信号をクロック信号を用いて生成する制御回路を備え、
前記指令回路は、前記指令信号を前記クロック信号を用いて生成する、付記１又は２に記載の記憶回路。
（付記４）
前記制御回路は、前記クロック信号に比べてパルス幅の狭いチョッパ出力信号を前記クロック信号を用いて生成するチョッパ回路を有し、前記制御信号を前記チョッパ出力信号を用いて生成する、付記３に記載の記憶回路。
（付記５）
前記指令回路は、前記制御信号よりも位相を進めた調整クロック信号を前記クロック信号を用いて生成する調整クロック信号生成回路を有し、前記指令信号を前記調整クロック信号を用いて生成する、付記４に記載の記憶回路。
（付記６）
前記指令回路は、前記ラッチに書き込まれるデータを更に用いて前記指令信号を生成する、付記３から５のいずれか一項に記載の記憶回路。
（付記７）
前記指令回路は、前記第２のノードに対するローレベルの書き込みが発生することを検知した場合、前記指令信号を出力せず、前記第２のノードに対するハイレベルの書き込みが発生することを検知した場合、前記指令信号を出力する、付記１から６のいずれか一項に記載の記憶回路。
（付記８）
前記指令回路は、前記指令信号を前記チョッパ出力信号を更に用いて生成する、付記４又は５に記載の記憶回路。
（付記９）
前記指令回路は、前記チョッパ出力信号の論理レベルを反転させたインバータ出力信号を出力するインバータを有し、前記指令信号を前記インバータ出力信号を更に用いて生成する、付記４又は５に記載の記憶回路。
（付記１０）
前記指令回路は、前記電位調整回路が前記第２のノードの電位を上昇させることが前記第１のノードに対するローレベルの書き込みが開始する前に終了するように、前記指令信号の出力を停止する、付記１〜５，８，９のいずれか一項に記載の記憶回路。
（付記１１）
前記指令回路は、前記ラッチに対する書き込み動作を可能にするライトイネーブル信号がアクティブである場合、前記指令信号を出力する、付記１から１０のいずれか一項に記載の記憶回路。
（付記１２）
前記書き込み回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、付記１から１１のいずれか一項に記載の記憶回路。
（付記１３）
前記電位調整回路は、前記第２のノードにソースが接続された第４のトランジスタを有し、前記第４のトランジスタが前記指令信号に基づいてオンとなることによって、前記第２のノードの電位を上昇させる、付記１から１２のいずれか一項に記載の記憶回路。
（付記１４）
前記第１のインバータの出力電流は、前記第２のトランジスタの出力電流よりも小さく、前記第２のインバータの出力電流は、前記第１のトランジスタの出力電流よりも小さい、付記１から１３のいずれか一項に記載の記憶回路。
（付記１５）
一つの前記ラッチに対して複数の前記書き込み回路を備えた、付記１から１４のいずれか一項に記載の記憶回路。
（付記１６）
前記第１のトランジスタと前記第２のトランジスタは、ｎＭＯＳトランジスタである、付記１から１５のいずれか一項に記載の記憶回路。
（付記１７）
前記第３のトランジスタは、ｎＭＯＳトランジスタである、付記１２に記載の記憶回路。
（付記１８）
前記第４のトランジスタは、ｎＭＯＳトランジスタである、付記１３に記載の記憶回路。
（付記１９）
第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチを備えた記憶回路の制御方法であって、
前記記憶回路が備える指令回路は、前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとによって前記ラッチに対する書き込みが発生することを検知し、
前記指令回路は、前記第２のノードの電位を前記第１のノードに対するローレベルの書き込みが終了する前に上昇させる指令信号を出力し、
前記記憶回路が備える電位調整回路は、前記指令信号に基づいて前記第２のノードの電位を上昇させる、記憶回路の制御方法。
（付記２０）
前記指令回路は、前記第１のノードに対するローレベルの書き込みが開始する前に前記電位調整回路が前記第２のノードの電位を上昇させるように、前記指令信号を出力する、付記１９に記載の記憶回路の制御方法。
（付記２１）
前記記憶回路が備える制御回路は、前記ラッチに対する書き込みを行うタイミングを制御する制御信号をクロック信号を用いて生成し、
前記指令回路は、前記指令信号を前記クロック信号を用いて生成する、付記１９又は２０に記載の記憶回路の制御方法。
（付記２２）
前記制御回路は、前記クロック信号に比べてパルス幅の狭いチョッパ出力信号を前記クロック信号を用いて生成し、前記制御信号を前記チョッパ出力信号を用いて生成する、付記２１に記載の記憶回路の制御方法。
（付記２３）
前記指令回路は、前記制御信号よりも位相を進めた調整クロック信号を前記クロック信号を用いて生成し、前記指令信号を前記調整クロック信号を用いて生成する、付記２２に記載の記憶回路の制御方法。
（付記２４）
前記指令回路は、前記ラッチに書き込まれるデータを更に用いて前記指令信号を生成する、付記２１から２３のいずれか一項に記載の記憶回路の制御方法。
（付記２５）
前記指令回路は、前記第２のノードに対するローレベルの書き込みが発生することを検知した場合、前記指令信号を出力せず、前記第２のノードに対するハイレベルの書き込みが発生することを検知した場合、前記指令信号を出力する、付記１９から２４のいずれか一項に記載の記憶回路の制御方法。
（付記２６）
前記指令回路は、前記指令信号を前記チョッパ出力信号を更に用いて生成する、付記２２又は２３に記載の記憶回路の制御方法。
（付記２７）
前記指令回路は、前記チョッパ出力信号の論理レベルを反転させたインバータ出力信号を出力し、前記指令信号を前記インバータ出力信号を更に用いて生成する、付記２２又は２３に記載の記憶回路の制御方法。
（付記２８）
前記指令回路は、前記電位調整回路が前記第２のノードの電位を上昇させることが前記第１のノードに対するローレベルの書き込みが開始する前に終了するように、前記指令信号の出力を停止する、付記１９〜２３，２６，２７のいずれか一項に記載の記憶回路の制御方法。
（付記２９）
前記指令回路は、前記ラッチに対する書き込み動作を可能にするライトイネーブル信号がアクティブである場合、前記指令信号を出力する、付記１９から２８のいずれか一項に記載の記憶回路の制御方法。
（付記３０）
前記記憶回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、付記１９から２９のいずれか一項に記載の記憶回路の制御方法。
（付記３１）
前記電位調整回路は、前記第２のノードにソースが接続された第４のトランジスタを有し、前記第４のトランジスタが前記指令信号に基づいてオンとなることによって、前記第２のノードの電位を上昇させる、付記１９から３０のいずれか一項に記載の記憶回路の制御方法。
（付記３２）
前記第１のインバータの出力電流は、前記第２のトランジスタの出力電流よりも小さく、前記第２のインバータの出力電流は、前記第１のトランジスタの出力電流よりも小さい、付記１９から３１のいずれか一項に記載の記憶回路の制御方法。
（付記３３）
前記第１のトランジスタと前記第２のトランジスタは、ｎＭＯＳトランジスタである、付記１９から３２のいずれか一項に記載の記憶回路の制御方法。
（付記３４）
前記第３のトランジスタは、ｎＭＯＳトランジスタである、付記３０に記載の記憶回路の制御方法。
（付記３５）
前記第４のトランジスタは、ｎＭＯＳトランジスタである、付記３１に記載の記憶回路の制御方法。

１，１Ａ，１Ｂ，１Ｃ記憶回路
１０ラッチ
１１，１２インバータ
２０書き込み回路
２１〜２３トランジスタ
３０入力回路
４０出力回路
５０制御回路
６０指令回路
７０電位調整回路
ＰＣＭ，ＮＰＣＭラッチノード

Claims

第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチと、
前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとを有し、前記第１のトランジスタと前記第２のトランジスタとによって前記ラッチに対する書き込みを行う書き込み回路と、
前記ラッチに対する書き込みが発生することを検知し、前記第２のノードの電位の上昇を前記第１のノードに対するローレベルの書き込み段階が開始する前に開始させ前記書き込み段階が終了する前に終了させる指令信号を出力する指令回路と、
前記指令信号に基づいて前記第２のノードの電位を上昇させる電位調整回路とを備え、
前記書き込み回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、記憶回路。
前記電位調整回路は、前記指令信号に基づいて、前記書き込み段階が終了する前に前記第２のノードの電位を中間電位まで上昇させる、請求項１に記載の記憶回路。
前記書き込み回路が前記ラッチに対する書き込みを行うタイミングを制御する制御信号をクロック信号を用いて生成する制御回路を備え、
前記指令回路は、前記指令信号を前記クロック信号を用いて生成する、請求項１又は２に記載の記憶回路。
前記制御回路は、前記クロック信号に比べてパルス幅の狭いチョッパ出力信号を前記クロック信号を用いて生成するチョッパ回路を有し、前記制御信号を前記チョッパ出力信号を用いて生成する、請求項３に記載の記憶回路。
前記指令回路は、前記制御信号よりも位相を進めた調整クロック信号を前記クロック信号を用いて生成する調整クロック信号生成回路を有し、前記指令信号を前記調整クロック信号を用いて生成する、請求項４に記載の記憶回路。
前記指令回路は、前記ラッチに書き込まれるデータを更に用いて前記指令信号を生成する、請求項３から５のいずれか一項に記載の記憶回路。
前記指令回路は、前記第２のノードに対するローレベルの書き込みが発生することを検知した場合、前記指令信号を出力せず、前記第２のノードに対するハイレベルの書き込みが発生することを検知した場合、前記指令信号を出力する、請求項１から６のいずれか一項に記載の記憶回路。
前記指令回路は、前記指令信号を前記チョッパ出力信号を更に用いて生成する、請求項４又は５に記載の記憶回路。
前記指令回路は、前記チョッパ出力信号の論理レベルを反転させたインバータ出力信号を出力するインバータを有し、前記指令信号を前記インバータ出力信号を更に用いて生成する、請求項４又は５に記載の記憶回路。
前記指令回路は、前記電位調整回路が前記第２のノードの電位を上昇させることが前記第１のノードに対するローレベルの書き込みが開始する前に終了するように、前記指令信号の出力を停止する、請求項１〜５，８，９のいずれか一項に記載の記憶回路。
前記指令回路は、前記ラッチに対する書き込み動作を可能にするライトイネーブル信号がアクティブである場合、前記指令信号を出力する、請求項１から１０のいずれか一項に記載の記憶回路。
前記電位調整回路は、前記第２のノードにソースが接続された第４のトランジスタを有し、前記第４のトランジスタが前記指令信号に基づいてオンとなることによって、前記第２のノードの電位を上昇させる、請求項１から１１のいずれか一項に記載の記憶回路。
前記第１のインバータの出力電流は、前記第２のトランジスタの出力電流よりも小さく、前記第２のインバータの出力電流は、前記第１のトランジスタの出力電流よりも小さい、請求項１から１２のいずれか一項に記載の記憶回路。
一つの前記ラッチに対して複数の前記書き込み回路を備えた、請求項１から１２のいずれか一項に記載の記憶回路。
前記第１のトランジスタと前記第２のトランジスタは、ｎＭＯＳトランジスタである、請求項１から１４のいずれか一項に記載の記憶回路。
第１のノードと、第２のノードと、前記第１のノードに入力が接続され前記第２のノードに出力が接続される第１のインバータと、前記第２のノードに入力が接続され前記第１のノードに出力が接続される第２のインバータとを有するラッチを備えた記憶回路の制御方法であって、
前記記憶回路が備える指令回路は、前記第１のノードに接続された第１のトランジスタと、前記第２のノードに接続された第２のトランジスタとによって前記ラッチに対する書き込みが発生することを検知し、
前記指令回路は、前記第２のノードの電位の上昇を前記第１のノードに対するローレベルの書き込み段階が開始する前に開始させ前記書き込み段階が終了する前に終了させる指令信号を出力し、
前記記憶回路が備える電位調整回路は、前記指令信号に基づいて前記第２のノードの電位を上昇させ、
前記記憶回路は、前記第１のトランジスタのソースにゲートが接続され、前記第２のトランジスタのソースにドレインが接続された第３のトランジスタを有し、
前記第１のトランジスタのドレインは、前記第１のノードに接続され、前記第２のトランジスタのドレインは、前記第２のノードに接続された、記憶回路の制御方法。