JP2011170919A - 半導体集積回路 - Google Patents

Abstract

【課題】従来よりも無駄な消費電流を削減することができる半導体集積回路を提供すること。
【解決手段】本発明の半導体集積回路は、データ入力が入力される複数のバス駆動回路（２−１〜２−ｎ（ｎは２以上の整数））と、複数のバス駆動回路（２−１〜１０２−ｎ）に接続された共通バス（３）と、共通バス（３）に接続されたバスホルダ回路（５）とを具備している。複数のバス駆動回路（２−１〜１０２−ｎ）のうちの選択される選択バス駆動回路（２−ｊ（ｊは１≦ｊ≦ｎを満たす整数））は、出力すべきデータ入力に応じた論理値と、バスホルダ回路（５）により保持され、且つ、共通バス（３）に出力されている論理値とが一致する場合に共通バス（３）にデータ入力に応じた論理値の出力を停止する。このため、選択バス駆動回路（２−ｊ）の不必要な出力を無くすことができ、無駄な消費電流を削減することができる。
【選択図】図４

Description

本発明は、バスを駆動するバス駆動回路を具備する半導体集積回路に関する。

近年、特定部品の面積の増大に伴い、その特定部品の領域が複数の領域に分割、又は、多階層化された半導体集積回路が開発されている。例えば、半導体集積回路にメモリマクロが搭載される場合、メモリマクロの面積の増大に伴い、メモリマクロが複数のアレイ部に分割、又は、多階層化されている。この半導体集積回路では、複数のアレイ部のうちの１つのアレイ部からデータを読み出すことにより、メモリマクロからデータを読み出す場合に比べて、バスを駆動するときの消費電流を低減することができる。

図１は、従来の半導体集積回路の構成を示している。その半導体集積回路は、複数のアレイ部１−１〜１−ｎ（ｎは２以上の整数）と、第１、２データ線ＬＢ、ＬＢＢと、複数のバス駆動回路１０２−１〜１０２−ｎと、共通バス３と、Ｉ／Ｏ回路４と、バスホルダ回路５とを具備している。

第１、２データ線ＬＢ、ＬＢＢは、複数のアレイ部１−１〜１−ｎの各々に接続されている。複数のバス駆動回路１０２−１〜１０２−ｎは、それぞれ、複数のアレイ部１−１〜１−ｎに対応して設けられ、複数のアレイ部１−１〜１−ｎの第１、２データ線ＬＢ、ＬＢＢに接続されている。共通バス３は、複数のバス駆動回路１０２−１〜１０２−ｎに接続されている。Ｉ／Ｏ回路４は、共通バス３に接続されている。バスホルダ回路５は、その入出力が共通バス３に接続されている。

複数のアレイ部１−１〜１−ｎは、例えばメモリマクロがｎ個のアレイ部に分割されたメモリ回路であり、データを保持するメモリセルがマトリクス状に設けられたメモリセルアレイ（図示しない）と、メモリセルアレイの行に設けられたワード線（図示しない）と、メモリセルアレイの列に設けられ、それぞれ第１、２データ線ＬＢ、ＬＢＢが接続された第１、２ビット線（図示しない）とを備えている。

第１、２データ線ＬＢ、ＬＢＢには、複数のアレイ部１−１〜１−ｎのうちの１つのアレイ部である選択アレイ部１−ｊ（ｊは１≦ｊ≦ｎを満たす整数）からデータが供給される。具体的には、選択アレイ部１−ｊのワード線のうちの、指定された行アドレスに応じた選択ワード線と、選択アレイ部１−ｊの第１、２ビット線のうちの、指定された列アドレスに応じた第１、２選択ビット線とが選択される。このとき、選択アレイ部１−ｊのメモリセルのうちの、選択ワード線と第１、２選択ビット線とに接続されたメモリセルからデータが読み出され、第１、２選択ビット線に電位差が生じ、第１、２データ線ＬＢ、ＬＢＢに供給される。

共通バス３には、複数のバス駆動回路１０２−１〜１０２−ｎのうちの、選択アレイ部１−ｊの第１、２データ線ＬＢ、ＬＢＢに接続されたバス駆動回路である選択バス駆動回路１０２−ｊから、データを表すバス出力信号ＧＢＵＳが供給される。Ｉ／Ｏ回路４は、バス出力信号ＧＢＵＳを出力データとして受け取る。

バスホルダ回路５は、バス出力信号ＧＢＵＳを保持し、共通バス３に供給する。バスホルダ回路５としては、フリップフロップ回路が例示される。

図２は、特開２００４−２１３８８８号公報に記載された技術を簡略化したものであり、図１の複数のバス駆動回路１０２−１〜１０２−ｎの各々の構成を示している。

複数のバス駆動回路１０２−１〜１０２−ｎの各々は、バッファ部７と、アンプ部６と、論理回路１０８とを具備している。

バッファ部７は、第１トランジスタＭＰＴと第２トランジスタＭＮＴとを備えている。

第１トランジスタＭＰＴは、プルアップ用トランジスタとしてＰ型ＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用され、電源と共通バス３間に接続されている。

第２トランジスタＭＮＴは、プルダウン用トランジスタとしてＮ型ＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用され、共通バス３と接地間に接続されている。

アンプ部６には、１サイクル毎に、その信号レベルがハイレベル“Ｈ”であるプリチャージ信号ＰＣが供給される。アンプ部６は、１サイクル毎にプリチャージ信号ＰＣ“Ｈ”に応じて、第１、２データ線ＬＢ、ＬＢＢに第１電位を供給すると共に、第１、２データ線ＬＢ、ＬＢＢにそれぞれ対応する第１、２信号Ｄ、ＤＢの信号レベルをハイレベル“Ｈ”にする。

また、選択バス駆動回路２−ｊのアンプ部６には、その信号レベルがハイレベル“Ｈ”であるセンスイネーブル信号ＳＥが供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第１データ線ＬＢ又は第２データ線ＬＢＢの電位が第１電位よりも低い第２電位に下がったときに、第１信号Ｄ又は第２信号ＤＢの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。

論理回路１０８は、第１、２信号Ｄ、ＤＢの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である場合、第１制御信号Ｐ＿Ｂ“Ｌ”を出力する。第１トランジスタＭＰＴは、第１制御信号Ｐ＿Ｂ“Ｌ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルをハイレベル“Ｈ”にする。

一方、論理回路１０８は、第１、２信号Ｄ、ＤＢの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”である場合、第２制御信号Ｎ“Ｈ”を出力する。第２トランジスタＭＮＴは、第２制御信号Ｎ“Ｈ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルをロウレベル“Ｌ”にする。

この論理回路１０８は、第１のＡＮＤ回路１１１と、第２のＡＮＤ回路１１２と、第１の出力回路１１３と、第２の出力回路１１４とを具備している。

第１のＡＮＤ回路１１１には、第１信号Ｄが供給される。また、選択バス駆動回路１０２−ｊの第１のＡＮＤ回路１１１には、第１信号Ｄ又は第２信号ＤＢの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移してから、アンプ部６にプリチャージ信号ＰＣ“Ｈ”が供給されるまでの間に、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。

第２のＡＮＤ回路１１２には、第２信号ＤＢが供給される。また、選択バス駆動回路１０２−ｊの第２のＡＮＤ回路１１２には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。

第１の出力回路１１３は、第１のＡＮＤ回路１１１の出力信号Ｐを反転するインバータ回路であり、その入力が第１のＡＮＤ回路１１１の出力に接続され、その出力が第１トランジスタＭＰＴのゲートに接続されている。第１のＡＮＤ回路１１１の出力信号Ｐの信号レベルがハイレベル“Ｈ”であるとき、第１の出力回路１１３の出力信号Ｐ＿Ｂ（＿Ｂは論理否定を意味し、バーと読む）の信号レベルがロウレベル“Ｌ”である。このとき、第１の出力回路１１３は、その出力信号Ｐ＿Ｂ“Ｌ”を第１制御信号Ｐ＿Ｂ“Ｌ”として出力して第１トランジスタＭＰＴをオンし、バス出力信号ＧＢＵＳの信号レベルをハイレベル“Ｈ”にする。

第２の出力回路１１４は、バッファ回路であり、その入力が第２のＡＮＤ回路１１２の出力に接続され、その出力が第２トランジスタＭＮＴのゲートに接続されている。第２のＡＮＤ回路１１２の出力信号Ｎの信号レベルがハイレベル“Ｈ”であるとき、第２の出力回路１１４の出力信号Ｎの信号レベルがハイレベル“Ｈ”である。このとき、第２の出力回路１１４は、その出力信号Ｎ“Ｈ”を第２制御信号Ｎ“Ｈ”として出力し、第２トランジスタＭＮＴをオンし、バス出力信号ＧＢＵＳの信号レベルをロウレベル“Ｌ”にする。

これにより、バス出力信号ＧＢＵＳが選択バス駆動回路１０２−ｊから共通バス３に供給される。この場合、複数のバス駆動回路１０２−１〜１０２−ｎのうちの選択バス駆動回路１０２−ｊ以外のバス駆動回路である非選択バス駆動回路のバッファ部７の出力はハイインピーダンス状態になっている。

特開２００４−２１３８８８号公報

近年の半導体集積回路では、データの多ビット化、転送周波数のアップに伴い、バスを駆動するときの消費電流が増大することも問題になる。半導体集積回路にメモリマクロが搭載される場合には、更にメモリ規模の拡大に伴ってメモリセルアレイ全体の面積が拡大するため、アレイ部、バス駆動回路の数が増大する。即ち、上記のｎが増大する。この場合、共通バス３の配線長は長くなり、消費電流の増大がより深刻になる。

バスを駆動するときの消費電流は、共通バス３に供給される出力データ（バス出力信号ＧＢＵＳ）が変化するデータ変化確率により決まる。例えば、バス出力信号ＧＢＵＳの信号レベルの変化としては、
（Ｉ） あるサイクルではロウレベル“Ｌ”であり、次のサイクルではハイレベル“Ｈ”である場合、
（ＩＩ） あるサイクルではハイレベル“Ｈ”であり、次のサイクルでもハイレベル“Ｈ”である場合、
（ＩＩＩ） あるサイクルではハイレベル“Ｈ”であり、次のサイクルではロウレベル“Ｌ”である場合、
（ＩＶ） あるサイクルではロウレベル“Ｌ”であり、次のサイクルでもロウレベル“Ｌ”である場合、
の４つが挙げられる。このため、データ変化確率は２５％となる。

しかしながら、共通バス３に接続された複数のバス駆動回路１０２−１〜１０２−ｎはランダムに選択されるため、上述の（ＩＩ）、（ＩＶ）の場合が起こりうる。この場合、選択バス駆動回路１０２−ｊのバッファ部７から出力されるバス出力信号ＧＢＵＳの信号レベルが、前のサイクルにおけるバス出力信号ＧＢＵＳの信号レベルと同レベルであるにも関わらず、バッファ部７の第１トランジスタＭＰＴ又は第２トランジスタＭＮＴがオンし続けている。このときの消費電流は無駄なものである。

共通バス３の負荷が重くなるにつれ、バス駆動トランジスタ（第１、２トランジスタＭＰＴ、ＭＮＴ）のサイズも大きくなる。通常、論理回路８における高速動作優先設計では、ファンアウト（Ｃｏｕｔ／Ｃｉｎ）を３程度に設定するのが最適であることが良く知られている。これを当てはめると、共通バス３の全負荷（Ｃｏｕｔ）を１とした場合、バス駆動トランジスタの入力容量（Ｃｉｎ）は、第１、２トランジスタＭＰＴ、ＭＮＴを合わせて１／３になり、各トランジスタサイズを平均すると１／６と想定できる。共通バス３で電流が消費される確率が２５％に対して、駆動トランジスタで電流が消費される確率は１００％になる。このため、消費電流の比率を考慮した場合、共通バス３で消費される電流の２／３程度を駆動トランジスタで消費していることになる。従って、上述の（Ｉ）〜（ＩＶ）のうちの（ＩＩ）、（ＩＶ）の動作が５０％の確率で発生する場合、共通バス３とバッファ部７とで消費される消費電流のうちの、（ＩＩ）、（ＩＶ）の場合における無駄な消費電流は、約２０％も存在する。この無駄な消費電流を削減することが望まれる。

ところで、共通バスの使用方法として、バス駆動回路とＩ／Ｏ回路をポイントｔｏポイントとして選択し、その２点間でデータ転送するような使用方法もある。このような場合には、バス配線に供給される出力データの変化とバス駆動回路の動作の間に上記で説明したような無駄な動作電流は発生しない。このようなケースでの低消費電流化には、共通バスを低振幅信号化することで消費電流を削減する方法が用いられる（公知例は省略）。このアプローチでは、バス配線の低振幅化のために、それを制御する制御回路や電源回路が必要になり、回路が複雑（ＶＤＤ、ＧＮＤ間の中間電位をアナログ的に制御する回路が必要）になるので面積増加と設計の難易度が上がり設計コストが増大する。特に、バス駆動回路がランダムに選択されるような動作を想定した場合においては、この複雑さが空間的な場所依存性（バス配線抵抗の大小がデータ毎にランダムに見える状態に相当）と合わさってくるので、高速動作や低パワー化への悪影響が懸念される。バス配線本数、つまりデータビット数の増加とバス駆動回路の多数化に伴い、この低振幅化によるアプローチは限られた条件である２点間転送のときのみに使われる傾向になりつつある。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路は、データ入力が入力される複数のバス駆動回路（２−１〜２−ｎ（ｎは２以上の整数））と、複数のバス駆動回路（２−１〜１０２−ｎ）に接続された共通バス（３）と、共通バス（３）に接続されたバスホルダ回路（５）とを具備している。複数のバス駆動回路（２−１〜１０２−ｎ）のうちの選択される選択バス駆動回路（２−ｊ（ｊは１≦ｊ≦ｎを満たす整数））は、出力すべきデータ入力に応じた論理値と、バスホルダ回路（５）により保持され、且つ、共通バス（３）に出力されている論理値とが一致する場合に共通バス（３）にデータ入力に応じた論理値の出力を停止する。

バス出力信号（ＧＢＵＳ）の信号レベルの変化として、前述の（Ｉ）〜（ＩＶ）の４つの場合が挙げられる。そこで、本発明の半導体集積回路では、（Ｉ）から（ＩＩ）への遷移に対して、選択バス駆動回路（２−ｊ）から出力される論理値（データ入力に応じた論理値）が、前のサイクルでバスホルダ回路（５）により保持され、且つ、共通バス（３）に出力されている論理値と同じであるときに、選択バス駆動回路（２−ｊ）はデータ入力に応じた論理値の出力を停止する。また、（ＩＩＩ）から（ＩＶ）への遷移に対して、選択バス駆動回路（２−ｊ）から出力される論理値（データ入力に応じた論理値）が、前のサイクルでバスホルダ回路（５）により保持され、且つ、共通バス（３）に出力されている論理値と同じであるときに、選択バス駆動回路（２−ｊ）はデータ入力に応じた論理値の出力を停止する。このため、前述の（Ｉ）〜（ＩＶ）のうちの（ＩＩ）、（ＩＶ）の動作が５０％の確率で発生する場合、その確率で選択バス駆動回路（２−ｊ）の不必要な出力を無くすことができる。即ち、（ＩＩ）、（ＩＶ）の場合における無駄な消費電流を削減することができる。更に、選択バス駆動回路（２−ｊ）の出力に伴うピーク電流を低減し、ピーク電流に伴うノイズ量も低減することができる。

図１は、従来の半導体集積回路の構成を示している。 図２は、特開２００４−２１３８８８号公報に記載された技術を簡略化したものであり、図１の複数のバス駆動回路１０２−１〜１０２−ｎの各々の構成を示している。 図３は、本発明の第１実施形態による半導体集積回路の構成を示している。 図４は、本発明の第１実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。 図５は、本発明の第１実施形態による半導体集積回路の動作を示すタイミングチャートである。 図６は、本発明の第２実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。 図７は、本発明の第３実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。

以下に添付図面を参照して、本発明の実施形態による半導体集積回路について詳細に説明する。

（第１実施形態）
図３は、本発明の第１実施形態による半導体集積回路の構成を示している。その半導体集積回路は、複数のアレイ部１−１〜１−ｎ（ｎは２以上の整数）と、第１、２データ線ＬＢ、ＬＢＢと、複数のバス駆動回路２−１〜２−ｎと、共通バス３と、Ｉ／Ｏ回路４と、バスホルダ回路５とを具備している。

第１、２データ線ＬＢ、ＬＢＢは、複数のアレイ部１−１〜１−ｎの各々に接続されている。複数のバス駆動回路２−１〜２−ｎは、それぞれ、複数のアレイ部１−１〜１−ｎに対応して設けられ、複数のアレイ部１−１〜１−ｎの第１、２データ線ＬＢ、ＬＢＢに接続されている。共通バス３は、複数のバス駆動回路２−１〜２−ｎに接続されている。Ｉ／Ｏ回路４は、共通バス３に接続されている。バスホルダ回路５は、その入出力が共通バス３に接続されている。バスホルダ回路５としては、フリップフロップ回路が例示される。

複数のアレイ部１−１〜１−ｎは、例えばメモリマクロがｎ個のアレイ部に分割されたメモリ回路であり、データを保持するメモリセルがマトリクス状に設けられたメモリセルアレイ（図示しない）と、メモリセルアレイの行に設けられたワード線（図示しない）と、メモリセルアレイの列に設けられ、それぞれ第１、２データ線ＬＢ、ＬＢＢが接続された第１、２ビット線（図示しない）とを備えている。

第１、２データ線ＬＢ、ＬＢＢには、複数のアレイ部１−１〜１−ｎのうちの１つのアレイ部である選択アレイ部１−ｊ（ｊは１≦ｊ≦ｎを満たす整数）からデータが供給される。具体的には、選択アレイ部１−ｊのワード線のうちの、指定された行アドレスに応じた選択ワード線と、選択アレイ部１−ｊの第１、２ビット線のうちの、指定された列アドレスに応じた第１、２選択ビット線とが選択される。このとき、選択アレイ部１−ｊのメモリセルのうちの、選択ワード線と第１、２選択ビット線とに接続されたメモリセルからデータが読み出され、第１、２選択ビット線に電位差が生じ、第１、２データ線ＬＢ、ＬＢＢに供給される。

共通バス３には、複数のバス駆動回路２−１〜２−ｎのうちの、選択アレイ部１−ｊの第１、２データ線ＬＢ、ＬＢＢに接続されたバス駆動回路である選択バス駆動回路２−ｊから、データを表すバス出力信号ＧＢＵＳが供給される。Ｉ／Ｏ回路４は、バス出力信号ＧＢＵＳを出力データとして受け取る。

バスホルダ回路５は、バス出力信号ＧＢＵＳを保持し、共通バス３に供給する。バスホルダ回路５としては、フリップフロップ回路が例示される。

図４は、本発明の第１実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。

複数のバス駆動回路２−１〜２−ｎの各々は、バッファ部７と、アンプ部６と、論理回路８とを具備している。

バッファ部７は、第１トランジスタＭＰＴと第２トランジスタＭＮＴとを備えている。

第１トランジスタＭＰＴは、プルアップ用トランジスタとしてＰ型ＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用され、電源と共通バス３間に接続されている。

第２トランジスタＭＮＴは、プルダウン用トランジスタとしてＮ型ＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が使用され、共通バス３と接地間に接続されている。

アンプ部６には、１サイクル毎に、その信号レベルがハイレベル“Ｈ”であるプリチャージ信号ＰＣが供給される。アンプ部６は、１サイクル毎にプリチャージ信号ＰＣ“Ｈ”に応じて、第１、２データ線ＬＢ、ＬＢＢに第１電位を供給すると共に、第１、２データ線ＬＢ、ＬＢＢにそれぞれ対応する第１、２信号Ｄ、ＤＢの信号レベルをハイレベル“Ｈ”にする。

また、選択バス駆動回路２−ｊのアンプ部６には、その信号レベルがハイレベル“Ｈ”であるセンスイネーブル信号ＳＥが供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第１データ線ＬＢ又は第２データ線ＬＢＢの電位が第１電位よりも低い第２電位に下がったときに、第１信号Ｄ又は第２信号ＤＢの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。

論理回路８は、第１、２信号Ｄ、ＤＢの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である場合、第１制御信号Ｐ＿Ｂ“Ｌ”を出力する。第１トランジスタＭＰＴは、第１制御信号Ｐ＿Ｂ“Ｌ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルをハイレベル“Ｈ”にする。

一方、論理回路８は、第１、２信号Ｄ、ＤＢの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”である場合、第２制御信号Ｎ“Ｈ”を出力する。第２トランジスタＭＮＴは、第２制御信号Ｎ“Ｈ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルをロウレベル“Ｌ”にする。

この論理回路８は、第１のＡＮＤ回路１１と、第２のＡＮＤ回路１２と、第１の出力回路１３と、第２の出力回路１４と、ラッチ回路１５と、インバータ回路１６とを具備している。

第１のＡＮＤ回路１１には、第１信号Ｄと、インバータ回路１６の出力とが供給される。また、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１には、第１信号Ｄ又は第２信号ＤＢの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移してから、アンプ部６にプリチャージ信号ＰＣ“Ｈ”が供給されるまでの間に、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。

第２のＡＮＤ回路１２には、第２信号ＤＢと遅延出力信号ＤＯＦＦとが供給される。また、選択バス駆動回路２−ｊの第２のＡＮＤ回路１２には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。

第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐを反転するインバータ回路であり、その入力が第１のＡＮＤ回路１１の出力に接続され、その出力が第１トランジスタＭＰＴのゲートに接続されている。第１のＡＮＤ回路１１の出力信号Ｐの信号レベルがハイレベル“Ｈ”であるとき、第１の出力回路１３の出力信号Ｐ＿Ｂ（＿Ｂは論理否定を意味し、バーと読む）の信号レベルがロウレベル“Ｌ”である。このとき、第１の出力回路１３は、その出力信号Ｐ＿Ｂ“Ｌ”を第１制御信号Ｐ＿Ｂ“Ｌ”として出力して第１トランジスタＭＰＴをオンし、バス出力信号ＧＢＵＳの信号レベルをハイレベル“Ｈ”にする。

第２の出力回路１４は、バッファ回路であり、その入力が第２のＡＮＤ回路１２の出力に接続され、その出力が第２トランジスタＭＮＴのゲートに接続されている。第２のＡＮＤ回路１２の出力信号Ｎの信号レベルがハイレベル“Ｈ”であるとき、第２の出力回路１４の出力信号Ｎの信号レベルがハイレベル“Ｈ”である。このとき、第２の出力回路１４は、その出力信号Ｎ“Ｈ”を第２制御信号Ｎ“Ｈ”として出力し、第２トランジスタＭＮＴをオンし、バス出力信号ＧＢＵＳの信号レベルをロウレベル“Ｌ”にする。

ラッチ回路１５は、その入力が共通バス３に接続されている。選択バス駆動回路２−ｊのラッチ回路１５には、ラッチイネーブル信号が供給される。ラッチイネーブル信号は、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移したものである。ラッチ回路１５は、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移するときに、即ち、ラッチイネーブル信号に応じて、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳをラッチし、遅延出力信号ＤＯＦＦとして出力する。

インバータ回路１６は、ラッチ回路１５と第１のＡＮＤ回路１１とに接続され、遅延出力信号ＤＯＦＦの反転信号を第１のＡＮＤ回路１１に出力する。

本発明の第１実施形態による半導体集積回路は、上述の構成により、バス出力信号ＧＢＵＳが選択バス駆動回路２−ｊから共通バス３に供給される。この場合、複数のバス駆動回路２−１〜２−ｎのうちの選択バス駆動回路２−ｊ以外のバス駆動回路である非選択バス駆動回路のバッファ部７の出力はハイインピーダンス状態になっている。

また、本発明の第１実施形態による半導体集積回路では、選択バス駆動回路２−ｊが第１、２信号Ｄ、ＤＢの信号レベルに基づいてバッファ部７からバス出力信号ＧＢＵＳを出力するときに、そのバス出力信号ＧＢＵＳの信号レベルが、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルと同レベルである場合、論理回路８は、第１、２制御信号Ｐ＿Ｂ“Ｌ”、Ｎ“Ｈ”の出力を停止して、第１、２トランジスタＭＰＴ、ＭＮＴをオフする。これについて詳細に説明する。

図５は、本発明の第１実施形態による半導体集積回路の動作を示すタイミングチャートである。

本発明において、バス出力信号ＧＢＵＳの信号レベルの変化としては、
（Ｉ） あるサイクルではロウレベル“Ｌ”であり、次のサイクルではハイレベル“Ｈ”である場合、
（ＩＩ） あるサイクルではハイレベル“Ｈ”であり、次のサイクルでもハイレベル“Ｈ”である場合、
（ＩＩＩ） あるサイクルではハイレベル“Ｈ”であり、次のサイクルではロウレベル“Ｌ”である場合、
（ＩＶ） あるサイクルではロウレベル“Ｌ”であり、次のサイクルでもロウレベル“Ｌ”である場合、
の４つが挙げられる。

また、本発明では、バッファ部７から出力されるバス出力信号ＧＢＵＳの信号レベルが、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルと同レベルであるときに、論理回路８の動作として、
（Ａ） （Ｉ）から（ＩＩ）への遷移に対して、論理回路８が第１制御信号Ｐ＿Ｂ“Ｌ”の出力を停止して、第１トランジスタＭＰＴをオフする場合、
（Ｂ） （ＩＩＩ）から（ＩＶ）への遷移に対して、論理回路８が第２制御信号Ｎ“Ｈ”の出力を停止して、第２トランジスタＭＮＴをオフする場合、
が挙げられる。

まず、（Ａ）の場合について説明する。

第１のサイクルＴ１の前のサイクルにおいて、バスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルがロウレベル“Ｌ”であるものとする。この場合、ラッチ回路１５は、その信号レベルがロウレベル“Ｌ”である遅延出力信号ＤＯＦＦを出力している。

いま、第１のサイクルＴ１において、選択アレイ部１−ｊから第１、２データ線ＬＢ、ＬＢＢにデータが供給される。このとき、第２データ線ＬＢＢの電位が第１電位よりも下がっているものとする。

選択バス駆動回路２−ｊのアンプ部６には、その信号レベルがハイレベル“Ｈ”であるセンスイネーブル信号ＳＥが供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第２データ線ＬＢＢの電位が第１電位よりも低い第２電位に下がったときに、第２信号ＤＢの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。この場合、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１には、その信号レベルがハイレベル“Ｈ”である第１信号Ｄが供給され、選択バス駆動回路２−ｊの第２のＡＮＤ回路１２には、その信号レベルがハイレベル“Ｌ”である第２信号ＤＢが供給される。

このとき、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｈ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｈ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがハイレベル“Ｈ”である出力信号Ｐを出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｌ”と遅延出力信号ＤＯＦＦ“Ｌ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｎを出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｈ”を反転し、その出力信号Ｐ＿Ｂ“Ｌ”を第１制御信号Ｐ＿Ｂ“Ｌ”として第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｌ”を第２トランジスタＭＮＴに出力する。その結果、第１トランジスタＭＰＴは第１制御信号Ｐ＿Ｂ“Ｌ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルがロウレベル“Ｌ”からハイレベル“Ｈ”に遷移する。

次に、センスイネーブル信号ＳＥの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移する。その後に、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移し、アンプ部６にはプリチャージ信号ＰＣ“Ｈ”が供給される。アンプ部６は、プリチャージ信号ＰＣ“Ｈ”に応じて、第１、２データ線ＬＢ、ＬＢＢに第１電位を供給すると共に、第１、２信号Ｄ、ＤＢの信号レベルをハイレベル“Ｈ”にする。

このとき、選択バス駆動回路２−ｊのラッチ回路１５は、イネーブル信号ＤＥｊ“Ｌ”に応じて、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳ“Ｈ”をラッチし、遅延出力信号ＤＯＦＦとして出力する。即ち、ラッチ回路１５は、その信号レベルがハイレベル“Ｈ”である遅延出力信号ＤＯＦＦを出力する。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｈ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｌ”）とイネーブル信号ＤＥｊ“Ｌ”とに応じて、その信号レベルがハイレベル“Ｌ”である出力信号Ｐを出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｈ”と遅延出力信号ＤＯＦＦ“Ｈ”）とイネーブル信号ＤＥｊ“Ｌ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｎを出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｌ”を反転し、その出力信号Ｐ＿Ｂ“Ｈ”を第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｌ”を第２トランジスタＭＮＴに出力する。

即ち、論理回路８は、第１制御信号Ｐ＿Ｂ“Ｌ”の出力を停止して、第１トランジスタＭＰＴをオフする。

第１のサイクルＴ１の次のサイクルである第２のサイクルＴ２において選択アレイ部１−ｊから第１、２データ線ＬＢ、ＬＢＢにデータが供給される。このとき、第２データ線ＬＢＢの電位が第１電位よりも下がっているものとする。

選択バス駆動回路２−ｊのアンプ部６には、センスイネーブル信号ＳＥ“Ｈ”が供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第２データ線ＬＢＢの電位が第１電位よりも低い第２電位に下がったときに、第２信号ＤＢの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。この場合、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１には、第１信号Ｄ“Ｈ”が供給され、選択バス駆動回路２−ｊの第２のＡＮＤ回路１２には、第２信号ＤＢ“Ｌ”が供給される。

このとき、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｈ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｌ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｐを出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｌ”と遅延出力信号ＤＯＦＦ“Ｈ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｎを出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｌ”を反転し、その出力信号Ｐ＿Ｂ“Ｈ”を第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｌ”を第２トランジスタＭＮＴに出力する。

即ち、論理回路８は、第１制御信号Ｐ＿Ｂ“Ｌ”の出力を停止しているため、第１トランジスタＭＰＴをオフしたままである。

次に、センスイネーブル信号ＳＥの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移する。その後に、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移し、アンプ部６にはプリチャージ信号ＰＣ“Ｈ”が供給される。

次に、（Ｂ）の場合について説明する。

第３のサイクルＴ３の前のサイクルにおいて、バスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルがロウレベル“Ｈ”であるものとする。この場合、ラッチ回路１５は、その信号レベルがロウレベル“Ｈ”である遅延出力信号ＤＯＦＦを出力している。

いま、第３のサイクルＴ３において、選択アレイ部１−ｊから第１、２データ線ＬＢ、ＬＢＢにデータが供給される。このとき、第１データ線ＬＢの電位が第１電位よりも下がっているものとする。

選択バス駆動回路２−ｊのアンプ部６には、その信号レベルがハイレベル“Ｈ”であるセンスイネーブル信号ＳＥが供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第１データ線ＬＢの電位が第１電位よりも低い第２電位に下がったときに、第１信号Ｄの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。この場合、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１には、第１信号Ｄ“Ｌ”が供給され、選択バス駆動回路２−ｊの第２のＡＮＤ回路１２には、第２信号ＤＢ“Ｈ”が供給される。

このとき、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｌ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｌ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、出力信号Ｐ“Ｌ”を出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｈ”と遅延出力信号ＤＯＦＦ“Ｈ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、出力信号Ｎ“Ｈ”を出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｌ”を反転し、その出力信号Ｐ＿Ｂ“Ｈ”を第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｈ”を第２制御信号Ｎ“Ｈ”として第２トランジスタＭＮＴに出力する。その結果、第２トランジスタＭＮＴは第２制御信号Ｎ“Ｈ”に応じてオンし、バス出力信号ＧＢＵＳの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移する。

次に、センスイネーブル信号ＳＥの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移する。その後に、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移し、アンプ部６にはプリチャージ信号ＰＣ“Ｈ”が供給される。アンプ部６は、プリチャージ信号ＰＣ“Ｈ”に応じて、第１、２データ線ＬＢ、ＬＢＢに第１電位を供給すると共に、第１、２信号Ｄ、ＤＢの信号レベルをハイレベル“Ｈ”にする。

このとき、選択バス駆動回路２−ｊのラッチ回路１５は、イネーブル信号ＤＥｊ“Ｌ”に応じて、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳ“Ｌ”をラッチし、遅延出力信号ＤＯＦＦとして出力する。即ち、ラッチ回路１５は、その信号レベルがロウレベル“Ｌ”である遅延出力信号ＤＯＦＦを出力する。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｈ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｈ”）とイネーブル信号ＤＥｊ“Ｌ”とに応じて、その信号レベルがハイレベル“Ｌ”である出力信号Ｐを出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｈ”と遅延出力信号ＤＯＦＦ“Ｌ”）とイネーブル信号ＤＥｊ“Ｌ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｎを出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｌ”を反転し、その出力信号Ｐ＿Ｂ“Ｈ”を第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｌ”を第２トランジスタＭＮＴに出力する。

即ち、論理回路８は、第２制御信号Ｎ“Ｈ”の出力を停止して、第２トランジスタＭＮＴをオフする。

第３のサイクルＴ３の次のサイクルである第４のサイクルＴ４において選択アレイ部１−ｊから第１、２データ線ＬＢ、ＬＢＢにデータが供給される。このとき、第１データ線ＬＢの電位が第１電位よりも下がっているものとする。

選択バス駆動回路２−ｊのアンプ部６には、その信号レベルがハイレベル“Ｈ”であるセンスイネーブル信号ＳＥが供給される。選択バス駆動回路２−ｊのアンプ部６は、センスイネーブル信号ＳＥ“Ｈ”に応じて、第１データ線ＬＢの電位が第１電位よりも低い第２電位に下がったときに、第１信号Ｄの信号レベルをハイレベル“Ｈ”からロウレベル“Ｌ”にする。この場合、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１には、第１信号Ｄ“Ｌ”が供給され、選択バス駆動回路２−ｊの第２のＡＮＤ回路１２には、第２信号ＤＢ“Ｈ”が供給される。

このとき、選択バス駆動回路２−ｊの第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５には、その信号レベルがハイレベル“Ｈ”であるイネーブル信号ＤＥｊが供給される。この場合、第１のＡＮＤ回路１１は、第１信号Ｄ“Ｌ”とインバータ回路１６の出力（遅延出力信号ＤＯＦＦの反転信号“Ｈ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｐを出力する。第２のＡＮＤ回路１２は、第２信号ＤＢ“Ｈ”と遅延出力信号ＤＯＦＦ“Ｌ”）とイネーブル信号ＤＥｊ“Ｈ”とに応じて、その信号レベルがロウレベル“Ｌ”である出力信号Ｎを出力する。第１の出力回路１３は、第１のＡＮＤ回路１１の出力信号Ｐ“Ｌ”を反転し、その出力信号Ｐ＿Ｂ“Ｈ”を第１トランジスタＭＰＴに出力する。第２の出力回路１４は、第２のＡＮＤ回路１２の出力信号Ｎ“Ｌ”を第２トランジスタＭＮＴに出力する。

即ち、論理回路８は、第２制御信号Ｎ“Ｈ”の出力を停止しているため、第２トランジスタＭＮＴをオフしたままである。

次に、センスイネーブル信号ＳＥの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移する。その後に、イネーブル信号ＤＥｊの信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移し、アンプ部６にはプリチャージ信号ＰＣ“Ｈ”が供給される。

上述のように、本発明の第１実施形態による半導体集積回路では、（Ａ）の場合として、（Ｉ）から（ＩＩ）の場合に遷移したときに、選択バス駆動回路２−ｊの論理回路８が第１制御信号Ｐ＿Ｂ“Ｌ”の出力を停止して、第１トランジスタＭＰＴをオフにしている。即ち、第１のサイクルＴ１でバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルがハイレベル“Ｈ”であり、第２のサイクルＴ２において第１、２信号Ｄ、ＤＢの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である場合、再び、その信号レベルが同レベルであるバス出力信号ＧＢＵＳを出力することになるため、第１制御信号Ｐ＿Ｂ“Ｌ”の出力を停止して第１トランジスタＭＰＴをオフにしている。

また、本発明の第１実施形態による半導体集積回路では、（Ｂ）の場合として、（ＩＩＩ）から（ＩＶ）の場合に遷移したときに、選択バス駆動回路２−ｊの論理回路８が第２制御信号Ｎ“Ｈ”の出力を停止して、第２トランジスタＭＮＴをオフにしている。第３のサイクルＴ３でバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルがロウレベル“Ｌ”であり、第３のサイクルＴ３の次のサイクルである第４のサイクルＴ４において第１、２信号Ｄ、ＤＢの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”である場合、再び、その信号レベルが同レベルであるバス出力信号ＧＢＵＳを出力することになるため、第２制御信号Ｎ“Ｈ”の出力を停止して第２トランジスタＭＮＴをオフにしている。

従来の半導体集積回路では、選択バス駆動回路１０２−ｊのバッファ部７から出力されるバス出力信号ＧＢＵＳの信号レベルが、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルと同レベルであるにも関わらず、（ＩＩ）の場合において、選択バス駆動回路２−ｊの論理回路１０８の第１のＡＮＤ回路１１１は出力信号Ｐ“Ｈ”を出力し続け（図５の点線部分）、（ＩＶ）の場合において、第２のＡＮＤ回路１１２は出力信号Ｎ“Ｈ”を出力し続けている（図５の点線部分）。このため、（ＩＩ）、（ＩＶ）の場合において、選択バス駆動回路２−ｊの論理回路１０８は第１、２制御信号Ｐ＿Ｂ“Ｌ”、Ｎ“Ｈ”を出力して第１、２トランジスタＭＰＴ、ＭＮＴをオンさせてしまう。

一方、本発明の第１実施形態による半導体集積回路では、選択バス駆動回路２−ｊのバッファ部７から出力されるバス出力信号ＧＢＵＳの信号レベルが、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳの信号レベルと同レベルであるときに、（ＩＩ）の場合において、選択バス駆動回路２−ｊの論理回路８の第１のＡＮＤ回路１１は出力信号Ｐ“Ｌ”を出力し続け、（ＩＶ）の場合において、第２のＡＮＤ回路１２は出力信号Ｎ“Ｌ”を出力し続けている。このため、（ＩＩ）、（ＩＶ）の場合において、選択バス駆動回路２−ｊの論理回路８は第１、２制御信号Ｐ＿Ｂ“Ｌ”、Ｎ“Ｈ”の出力を停止して第１、２トランジスタＭＰＴ、ＭＮＴをオフすることができる。上述の（Ｉ）〜（ＩＶ）のうちの（ＩＩ）、（ＩＶ）の動作が５０％の確率で発生する場合、その確率でバス駆動トランジスタ（第１、２トランジスタＭＰＴ、ＭＮＴ）の不必要なオン動作を無くすことができる。即ち、（ＩＩ）、（ＩＶ）の場合における無駄な消費電流を削減することができる。更に、バス駆動トランジスタのオン動作に伴うピーク電流を低減し、ピーク電流に伴うノイズ量も低減することができる。

また、本発明の第１実施形態による半導体集積回路では、出力バッファ部７の能力を調整しないで、従来における論理回路１０８から論理回路８への変更だけであるため、共通バス３へのデータ転送の高速性を損なわずに実現できる。また、論理回路８は、論理回路１０８に対して、ラッチ回路１５やインバータ回路１６などの素子が追加されるが、これらの追加素子は非常に小さいトランジスタで実現可能であるため、追加素子による電流消費や面積増加は軽微である。

（第２実施形態）
第１実施形態では、複数のバス駆動回路２−１〜２−ｎのそれぞれに対してイネーブル信号ＤＥ１〜ＤＥ−ｎが供給されるラッチ回路１５を設けているが、第２実施形態では、複数のバス駆動回路２−１〜２−ｎのそれぞれに対してイネーブル信号ＤＥ１〜ＤＥ−ｎを必要としない遅延回路を設けている。第２実施形態では、第１実施形態と重複する説明を省略する。

図６は、本発明の第２実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。論理回路８は、第１実施形態におけるラッチ回路１５に代えて、遅延回路２１を具備している。

遅延回路２１は、その入力が共通バス３に接続されている。遅延回路２１は、バス出力信号ＧＢＵＳの信号レベルが変化してから設定時間経過したときに、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳを取り込み、遅延出力信号ＤＯＦＦとして出力する。

遅延時間が短すぎる場合、バス出力信号ＧＢＵＳの信号レベルが変化している途中でバッファ部７の出力がオフになってしまい、共通バス３の電位が中間的な状態で止まってしまい（バスホルダ回路５によりゆっくり論理レベルに遷移するが、それまでは中間電位状態が長く続く）、誤動作の原因になる。

逆に、遅延時間が長すぎる場合、次のサイクルに変わる前に、バスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳを取り込めなくなってしまい、やはり誤動作の原因になる。

したがって、遅延時間は、短すぎず、長すぎないように設定される。例えば、設定時間は、バス出力信号ＧＢＵＳの信号レベルが変化してから、イネーブル信号ＤＥｊ“Ｈ”の信号レベルがハイレベル“Ｈ”からロウレベル“Ｌ”に遷移するまでの時間を表している。又は、設定時間は、バス出力信号ＧＢＵＳの信号レベルが変化してから、アンプ部６にプリチャージ信号ＰＣ“Ｈ”が供給されるまでの時間を表している。

本発明の第２実施形態による半導体集積回路では、複数のバス駆動回路２−１〜２−ｎの論理回路８に対して、第１実施形態におけるラッチ回路１５に代えて、遅延回路２１を設けている。複数のバス駆動回路２−１〜２−ｎの遅延回路２１は、それぞれイネーブル信号ＤＥ１〜ＤＥ−ｎを必要としない。このため、本発明の第２実施形態による半導体集積回路では、第１実施形態に比べて、ｎ本の配線分、負荷を小さくして高速化性能を高める効果がある。

また、本発明の第２実施形態による半導体集積回路では、遅延回路２１の構成方法に様々な形式があるが、例えば抵抗素子をポリシリコン層を抵抗素子として使用し、信号電圧配線と兼ねて作れば面積縮小にもなる。ただし、抵抗素子は使用する製造デバイス技術により異なるので（例えばシリコン基板中の拡散層領域で抵抗を作った場合は面積が増大する可能性もある）、製造、設計する環境により最適化条件は異なる。

（第３実施形態）
第１実施形態において、論理回路８はイネーブル信号ＤＥｊが供給される構成であるが、第３実施形態として、論理回路８は、イネーブル信号ＤＥｊを必要としない構成にしてもよい。第３実施形態では、第１実施形態と重複する説明を省略する。

図７は、本発明の第３実施形態による半導体集積回路における複数のバス駆動回路２−１〜２−ｎの各々の構成を示している。論理回路８は、第１実施形態における第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５、インバータ回路１６に代えて、第１のＮＯＲ回路３１と、第２のＮＯＲ回路３２と、ＯＲ回路３３と、インバータ回路３４と、ラッチ回路３５とを具備している。

第１のＮＯＲ回路３１には、第１信号Ｄと遅延出力信号ＤＯＦＦとが供給される。

第２のＮＯＲ回路３２には、第２信号ＤＢとインバータ回路３４の出力とが供給される。

第１の出力回路１３は、第１のＮＯＲ回路３１の出力信号Ｐを反転するインバータ回路であり、その入力が第１のＮＯＲ回路３１の出力に接続されている。第１のＮＯＲ回路３１の出力信号Ｐの信号レベルがハイレベル“Ｈ”であるとき、第１の出力回路１３の出力信号Ｐ＿Ｂの信号レベルがロウレベル“Ｌ”である。このとき、第１の出力回路１３は、その出力信号Ｐ＿Ｂ“Ｌ”を第１制御信号Ｐ＿Ｂ“Ｌ”として出力して第１トランジスタＭＰＴをオンし、バス出力信号ＧＢＵＳの信号レベルをハイレベル“Ｈ”にする。

第２の出力回路１４は、バッファ回路であり、その入力が第２のＡＮＤ回路１２の出力に接続されている。第２のＮＯＲ回路３２の出力信号Ｎの信号レベルがハイレベル“Ｈ”であるとき、第２の出力回路１４の出力信号Ｎの信号レベルがハイレベル“Ｈ”である。このとき、第２の出力回路１４は、その出力信号Ｎ“Ｈ”を第２制御信号Ｎ“Ｈ”として出力し、第２トランジスタＭＮＴをオンし、バス出力信号ＧＢＵＳの信号レベルをロウレベル“Ｌ”にする。

ＯＲ回路３３は、第１のＮＯＲ回路３１の出力信号Ｐと第２のＮＯＲ回路３２の出力信号Ｎとが供給される。

ラッチ回路３５は、ＯＲ回路３３の出力信号の信号レベルがハイレベル“Ｈ”であるときに、前のサイクルでバスホルダ回路５により保持され、且つ、共通バス３に出力されているバス出力信号ＧＢＵＳをラッチし、遅延出力信号ＤＯＦＦとして出力する。

インバータ回路３４は、ラッチ回路３５と第２のＮＯＲ回路３２とに接続され、遅延出力信号ＤＯＦＦの反転信号を第２のＮＯＲ回路３２に出力する。

本発明の第３実施形態による半導体集積回路では、複数のバス駆動回路２−１〜２−ｎの論理回路８に対して、第１実施形態における第１のＡＮＤ回路１１、第２のＡＮＤ回路１２、ラッチ回路１５、インバータ回路１６に代えて、第１のＮＯＲ回路３１、第２のＮＯＲ回路３２、ＯＲ回路３３、インバータ回路３４、ラッチ回路３５を設けている。複数のバス駆動回路２−１〜２−ｎは、それぞれイネーブル信号ＤＥ１〜ＤＥ−ｎを必要としない。このため、本発明の第３実施形態による半導体集積回路では、第１実施形態に比べて、（３×ｎ）本の配線分、負荷を小さくして高速化性能を高める効果がある。

なお、本発明の第３実施形態による半導体集積回路では、同様な論理動作が実現できるならば、上述の論理回路８はこれに限定されない。例えばラッチ回路３５へ供給する信号を第１、２信号Ｄ、ＤＢに基づいて生成してもよい。

また、本発明では、代表的な例として、複数のアレイ部１−１〜１−ｎはメモリ回路であることを例にして説明したが、複数のバス駆動回路２−１〜２−ｎのうちの１つのバス駆動回路（選択バス駆動回路２−ｊ）が共通バス３に出力データ（バス出力信号ＧＢＵＳ）を供給するものであれば、適応可能である。

１−１〜１−ｎ（ｎは２以上の整数） アレイ部、
１−ｊ（ｊは１≦ｊ≦ｎを満たす整数） 選択アレイ部、
２−１〜２−ｎ バス駆動回路、
２−ｊ 選択バス駆動回路、
３ 共通バス、
４ Ｉ／Ｏ回路、
５ バスホルダ回路、
６ アンプ部、
７ バッファ部７、
８ 論理回路、
１１ 第１のＡＮＤ回路、
１２ 第２のＡＮＤ回路、
１３ 第１の出力回路（インバータ回路）、
１４ 第２の出力回路（バッファ回路）、
１５ ラッチ回路、
１６ インバータ回路、
２１ 遅延回路、
３１ 第１のＮＯＲ回路、
３２ 第２のＮＯＲ回路、
３３ ＯＲ回路、
３４ インバータ回路、
３５ ラッチ回路、
１０１−１〜１０１−ｎ アレイ部、
１０１−ｊ 選択アレイ部、
１０２−１〜１０２−ｎ バス駆動回路、
１０２−ｊ 選択バス駆動回路、
１０８ 論理回路、
１１１ 第１のＡＮＤ回路、
１１２ 第２のＡＮＤ回路、
１１３ 第１の出力回路（インバータ回路）、
１１４ 第２の出力回路（バッファ回路）、
Ｄ 第１信号、
ＤＢ 第２信号、
ＤＥ１〜ＤＥｎ、ＤＥｊ イネーブル信号、
ＤＯＦＦ 遅延出力信号、
ＧＢＵＳ バス出力信号、
ＬＢ 第１データ線、
ＬＢＢ 第２データ線、
ＭＰＴ 第１トランジスタ（Ｐ型ＭＯＳＦＥＴ）、
ＭＮＴ 第２トランジスタ（Ｎ型ＭＯＳＦＥＴ）、
Ｎ 出力信号、
Ｐ 出力信号、
ＰＣ プリチャージ信号、
ＳＥ センスイネーブル信号、
Ｔ１ 第１のサイクル、
Ｔ２ 第２のサイクル、
Ｔ３ 第３のサイクル、
Ｔ４ 第４のサイクル

Claims (15)

1. データ入力が入力される複数のバス駆動回路と、
   前記複数のバス駆動回路に接続された共通バスと、
   前記共通バスに接続されたバスホルダ回路と
   を具備し、
   前記複数のバス駆動回路のうちの選択される選択バス駆動回路は、出力すべき前記データ入力に応じた論理値と、前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている論理値とが一致する場合に前記共通バスに前記データ入力に応じた論理値の出力を停止する
   半導体集積回路。
2. 前記複数のバス駆動回路の各々は、
   第１制御信号に応じてオンし、前記データ入力に応じた論理値であるバス出力信号の信号レベルをハイレベルにする第１トランジスタと、第２制御信号に応じてオンし、前記バス出力信号の信号レベルをロウレベルにする第２トランジスタとを備えたバッファ部と、
   １サイクル毎に供給されるプリチャージ信号に応じて、第１、２信号の信号レベルをハイレベルにし、自身のバス駆動回路が前記選択バス駆動回路である場合に供給されるセンスイネーブル信号に応じて、前記第１又は２信号の信号レベルをハイレベルからロウレベルにするアンプ部と、
   前記第１、２信号の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第１制御信号を出力し、前記第１、２信号の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第２制御信号を出力する論理回路と
   を具備し、
   前記論理回路は、
   前記第１、２信号の信号レベルに基づいて前記バッファ部から前記バス出力信号を出力するときに、前記バス出力信号の信号レベルが、前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号の信号レベルと同レベルである場合、前記第１、２制御信号の出力を停止する
   請求項１に記載の半導体集積回路。
3. 前記論理回路は、
   前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号の信号レベルがハイレベルであり、前記第１、２信号の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第１制御信号の出力を停止し、
   前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号の信号レベルがロウレベルであり、前記第１、２信号の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第２制御信号の出力を停止する
   請求項２に記載の半導体集積回路。
4. 前記論理回路は、
   前記第１信号と遅延出力信号の反転信号とが供給され、自身のバス駆動回路が前記選択バス駆動回路である場合、前記第１又は２信号の信号レベルがハイレベルからロウレベルに遷移してから、前記アンプ部に前記プリチャージ信号が供給されるまでの間に、その信号レベルがハイレベルであるイネーブル信号が供給される第１のＡＮＤ回路と、
   前記第２信号と前記遅延出力信号とが供給され、自身のバス駆動回路が前記選択バス駆動回路である場合、前記イネーブル信号が供給される第２のＡＮＤ回路と、
   前記第１のＡＮＤ回路の出力信号の信号レベルがハイレベルであるときに、前記第１制御信号を出力して前記第１トランジスタをオンする第１の出力回路と、
   前記第２のＡＮＤ回路の出力信号の信号レベルがハイレベルであるときに、前記第２制御信号を出力して前記第２トランジスタをオンする第２の出力回路と、
   その入力が前記共通バスに接続され、自身のバス駆動回路が前記選択バス駆動回路である場合に供給されるラッチイネーブル信号に応じて、前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号をラッチし、前記遅延出力信号として出力するラッチ回路と
   を具備する請求項２又は３に記載の半導体集積回路。
5. 前記ラッチイネーブル信号は、前記イネーブル信号の信号レベルがハイレベルからロウレベルに遷移したものである
   請求項４に記載の半導体集積回路。
6. 前記第１信号と遅延出力信号の反転信号とが供給され、自身のバス駆動回路が前記選択バス駆動回路である場合、前記第１又は２信号の信号レベルがハイレベルからロウレベルに遷移してから、前記アンプ部に前記プリチャージ信号が供給されるまでの間に、その信号レベルがハイレベルであるイネーブル信号が供給される第１のＡＮＤ回路と、
   前記第２信号と前記遅延出力信号とが供給され、自身のバス駆動回路が前記選択バス駆動回路である場合、前記イネーブル信号が供給される第２のＡＮＤ回路と、
   前記第１のＡＮＤ回路の出力信号の信号レベルがハイレベルであるときに、前記第１制御信号を出力して前記第１トランジスタをオンする第１の出力回路と、
   前記第２のＡＮＤ回路の出力信号の信号レベルがハイレベルであるときに、前記第２制御信号を出力して前記第２トランジスタをオンする第２の出力回路と、
   その入力が前記共通バスに接続され、前記バス出力信号の信号レベルが変化してから設定時間経過したときに、前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号を取り込み、前記遅延出力信号として出力する遅延回路と
   を具備する請求項２又は３に記載の半導体集積回路。
7. 前記設定時間は、前記バス出力信号の信号レベルが変化してから、前記イネーブル信号の信号レベルがハイレベルからロウレベルに遷移するまでの時間を表している
   請求項６に記載の半導体集積回路。
8. 前記設定時間は、前記バス出力信号の信号レベルが変化してから、前記アンプ部に前記プリチャージ信号が供給されるまでの時間を表している
   請求項６に記載の半導体集積回路。
9. 前記論理回路は、
   前記第１信号と遅延出力信号とが供給される第１のＮＯＲ回路と、
   前記第２信号と前記遅延出力信号の反転信号とが供給される第２のＮＯＲ回路と、
   前記第１のＮＯＲ回路の出力信号の信号レベルがハイレベルであるときに、前記第１制御信号を出力して前記第１トランジスタをオンする第１の出力回路と、
   前記第２のＮＯＲ回路の出力信号の信号レベルがハイレベルであるときに、前記第２制御信号を出力して前記第２トランジスタをオンする第２の出力回路と、
   前記第１のＮＯＲ回路の出力信号と前記第２のＮＯＲ回路の出力信号とが供給されるＯＲ回路と、
   前記ＯＲ回路の出力信号の信号レベルがハイレベルであるときに、前のサイクルで前記バスホルダ回路により保持され、且つ、前記共通バスに出力されている前記バス出力信号をラッチし、前記遅延出力信号として出力するラッチ回路と
   を具備する請求項２又は３に記載の半導体集積回路。
10. 前記第１トランジスタは、電源と前記共通バス間に接続され、そのゲートに前記第１の出力回路の出力が接続されたＰ型トランジスタであり、
    前記第２トランジスタは、前記共通バスと接地間に接続され、そのゲートに前記第２の出力回路の出力が接続されたＮ型トランジスタであり、
    前記第１の出力回路は、インバータ回路であり、前記第１のＡＮＤ回路の出力信号を反転し、その出力信号の信号レベルがロウレベルであるときに、前記第１制御信号として前記第１トランジスタに出力し、
    前記第２の出力回路は、バッファ回路であり、前記第２のＡＮＤ回路の出力信号の信号レベルがハイレベルであるときに、前記第２制御信号として前記第２トランジスタに出力する
    請求項４〜９のいずれかに記載の半導体集積回路。
11. 前記共通バスに接続され、前記バス出力信号を出力データとして受け取る回路
    を更に具備する請求項１〜１０のいずれかに記載の半導体集積回路。
12. 複数のアレイ部と、
    前記複数のアレイ部の各々に接続され、前記複数のアレイ部のうちの１つのアレイ部である選択アレイ部からデータが供給される第１、２データ線と、
    を具備し、
    前記複数のバス駆動回路は、それぞれ前記複数のアレイ部の前記第１、２データ線に接続され、
    前記複数のバス駆動回路のうちの選択バス駆動回路は、前記選択アレイ部の前記第１、２データ線に接続されたバス駆動回路であり、
    前記共通バスには、前記選択バス駆動回路から、前記データを表すバス出力信号が供給され、
    前記アンプ部は、１サイクル毎に前記プリチャージ信号に応じて、前記第１、２データ線に第１電位を供給すると共に、前記第１、２データ線にそれぞれ対応する前記第１、２信号の信号レベルをハイレベルにし、前記センスイネーブル信号に応じて、前記第１又は２データ線の電位が前記第１電位よりも低い第２電位に下がったときに、前記第１又は２信号の信号レベルをハイレベルからロウレベルにする
    請求項１〜１１のいずれかに記載の半導体集積回路。
13. 前記複数のアレイ部の各々は、前記データを保持するメモリセルがマトリクス状に設けられたメモリセルアレイと、前記メモリセルアレイの行に設けられたワード線と、前記メモリセルアレイの列に設けられ、それぞれ前記第１、２データ線が接続された第１、２ビット線とを備え、
    前記選択アレイ部の前記ワード線のうちの、指定された行アドレスに応じた選択ワード線と、前記選択アレイ部の前記第１、２ビット線のうちの、指定された列アドレスに応じた第１、２選択ビット線とが選択されたとき、前記選択アレイ部の前記メモリセルのうちの、前記選択ワード線と前記第１、２選択ビット線とに接続されたメモリセルから前記データが読み出され、前記第１、２選択ビット線に電位差が生じ、前記第１、２データ線に供給される
    請求項１２に記載の半導体集積回路。
14. 請求項１〜１３のいずれかに記載の半導体集積回路に使用されるバス駆動回路。
15. 請求項２〜１３のいずれかに記載の半導体集積回路に使用される論理回路。

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