JP5254377B2 - 回路デバイス - Google Patents

Description

本発明は、電子回路に関し、特に、ワード線ドライバおよびレベルシフタを有するメモリ回路に関するものである。

一般的に、複数の電圧レベルを有するメモリのワード線ドライバは、レベルシフタとともに用いられて、メモリのメモリセルに対して読み込みおよび／または書き込みをする。メモリセルおよびワード線ドライバは、メモリの他の電子部品より高い電圧で動作されて、速度性能およびデータ信頼度を得る。メモリの別の電子部品は、メモリセルおよびワード線ドライバより低い電圧で動作されて、漏れ電流の損耗（leakage consumption）を減少する。

ワード線ドライバとともにレベルシフタを用いる２つの伝統的な方法がある。第1の方法は、レベルシフタを用いて各ワード線ドライバを実施し、第２の方法は、メモリの主制御でレベルシフタを実施するものである。両方法において、メモリに用いられる大量のレベルシフタは、大きな物理的面積（physical area）を占用する。また、この方法は、レベルシフタのゲート遅延および漏れ電流の損耗により、速度性能の問題がある。

技術的に望ましいのは、改善されたワード線ドライバの構造である。

回路デバイスおよびワード線ドライバの構造を提供する。

代表的な回路デバイスは、第１のアドレス信号の受信に応じて、レベルシフタが第１のアドレス信号を第１の電圧レベルから第２の電圧レベルにシフトし、レベルシフトされた第１のアドレス信号を提供するレベルシフタを有するローカル制御回路と、複数のアドレス信号を受信する、少なくとも１つの入力を有し、少なくとも１つの入力は、ローカル制御回路に接続されて、レベルシフトされた第１のアドレス信号を受信する第１の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを含む。

本発明の上記の特徴、および他の特徴は、添付の図面と併せて提供された本発明の望ましい実施の形態の次の詳細な説明からより良く理解される。

添付の図面は、本発明の望ましい実施の形態、および本開示に関する他の情報を示している。

本発明の実施の形態によるワード線ドライバを有するシステムのブロック図である。 本発明の実施の形態によるローカル制御回路にあるレベルシフタを有するメモリのブロック図である。 本発明の実施の形態によるローカル制御回路にあるレベルシフタを有するメモリのブロック図である。 本発明の実施の形態によるローカル制御回路および２ゲート遅延（two-gate delay）のワード線ドライバにあるレベルシフタを有するメモリの回路図である。 本発明の実施の形態によるローカル制御回路および４ゲート遅延（four-gate delay）のワード線ドライバにあるレベルシフタを有するメモリの回路図である。

この例示的な実施の形態の明細書は、添付の図面と併せて解釈されることを意図しており、全ての記載された明細書の一部と考えられる。例えば“接続された”および“相互接続された”などの連結（attachments）、結合（coupling）などに関する用語は、明確に述べられる場合を除き、この構造は、介在構造によって直接的または間接的に相互に通信するように配置される関係を指している。

例示的なシステムは、まず図を参照にしながら述べられる。これらのシステムは、詳細に説明されるが、これらは図示の目的のために提供されるものであるに過ぎず、さまざまな変更が実行可能である。例示的なシステムが説明された後、ローカル制御回路にレベルシフタを有する回路の実施例が提供される。

図１は、本発明の実施の形態によるワード線ドライバ１２５を有するシステム１００のブロック図である。システム１００は、一般的なコンピュータ用の例示的な構造であり得る。システム１００は、処理装置１１０、メモリ１１５、および１つ以上のユーザーインターフェースデバイス１２０を含み、それぞれローカルインターフェース１５０（例えば、バス）に接続される。処理装置１１０は、任意のオーダーメイドまたは商用の処理器、中央プロセッサ（CPU）、または一般のコンピュータとを結び付ける幾つかの処理器間の補助プロセッサ、半導体をベースにしたマイクロプロセッサ（マイクロチップ形式で）、またはマイクロプロセッサを含み得る。メモリ１１５は、揮発性メモリ素子（例えば、ランダムアクセスメモリ（RAM、例えばDRAM、SRAMなど））と不揮発性メモリ素子（例えば、ROM、ハードドライブ、テープ、CDROMなど）の任意の１つまたは任意の組み合わせを含み得る。

１つ以上のユーザーインターフェースデバイス１２０は、ユーザー（例えば管理者）がシステム１００と相互作用可能なこれらの構成要素を含む。システム１００は、サーバコンピュータまたは類似のデバイスを含み、これらの構成要素は、これら、PCと併せて通常用いられる例えばキーボードおよびマウスなどを含み得る。

メモリ１１５は、通常、オペレーティングシステム（O／S）を含むさまざまなプログラム（ソフトウェアおよび／またはファームウェア）を含む。O／Sは、プログラムの実行を制御し、スケジューリング、入出力制御、ファイルおよびデータの管理、メモリの管理、ならびに通信制御および関連サービスを提供する。メモリ１１５の構造は、図２〜図５に関連して更に述べられるワード線ドライバ１２５を含む。

図２および図３は、本発明の実施の形態によるローカル制御回路２２０、２２５にあるレベルシフタ２１０、２１５を有するメモリ１１５のブロック図である。この実施例おいて、メモリ１１５は、SRAMでもよい。メモリ１１５は、信号wda［N:0］、wdb［M:0］、およびwdc［L:0］をワード線ドライバアレイ２３０、２３５およびローカル制御回路２２０、２２５に伝送する主制御２０５を含む。図３を参照すると、wda［0］は、ワード線ドライバ２３０A、２３０C、２３５A、２３５Cのwda入力に接続され、wda［1］は、ワード線ドライバ２３０B、２３０D、２３５B、２３５Dのwda入力に接続され、wdb［0］は、ワード線ドライバ２３０A、２３０B、２３５A、２３５Bのwdb入力に接続され、wdb［1］は、ワード線ドライバ２３０C、２３０D、２３５C、２３５Dのwdb入力に接続され、wdC［0］は、ワード線ドライバ２３０A、２３０B、２３０C、２３０Dのwdb入力に接続され、かつwdC［1］は、ワード線ドライバ２３５A、２３５B、２３５C、２３５Dのwdb入力に接続される。

一般的に、主制御２０５の機能は、特に、読み込み／書き込み機能、ワード線ドライバのアドレスプレデコーダ、チップイネーブル／ディスエーブル、自己タイミング発生（self timing generation）、および主入力／出力（I／O）アレイ２９０、２９５の通信などのメモリ１１５の動作を制御することである。ローカル制御回路２２０、２２５の機能は、特に、ローカルビット線プレチャージ、書き込みパスゲート、およびセンスアンプイネーブル用のローカル入力／出力（I／O）アレイ２９０、２９５を制御することである。

ローカル制御回路２２０、２２５は、高信号（例えば“１”状態）を受信した時、アドレス信号wdc［L:0］をより高い動作電圧cvdd（図４）に上げる。レベルシフタ２１０、２１５は、シフトされたアドレス信号wdclvをワード線ドライバアレイ２３０、２３５に出力する。ワード線ドライバアレイ２３０、２３５は、アドレス信号wda［N:0］、wdb［M:0］、wdc［L:0］、wdclvを処理し、メモリセルアレイ２６０、２６５、２７０、２７５の少なくとも１つのワード線をデコードする。デコードされたワード線ドライバは、メモリの読み込みまたは書き込み用にワード線をオンにする。ワード線ドライバアレイ２３０、２３５は、それぞれデコーダステージ３０５（図５）を更に含んでもよい。レベルシフタ２１０、２１５およびワード線ドライバアレイ２３０、２３５は、図４〜図５に関連して更に述べられる。

本開示おいて、アドレス信号wdc［L:0］は、ローカル制御回路２２０、２２５およびワード線ドライバアレイ２３０、２３５に指示し、メモリセルアレイ２６０、２６５、２７０、２７５をオンまたはオフにする。アドレス信号wda［N:0］、wdb［M:0］は、メモリセルアレイ２６０、２６５にあるワード線を選択し易いようにする。３つのアドレス信号wda［N:0］、wdb［M:0］、wdc［L:0］が図２〜図５に示されるが、開示された回路およびデバイスは、例えば８〜１６のアドレス信号など、任意の数のアドレス信号で実行され得ることが当業者に認識されるであろう。

ローカル制御回路２２０、２２５は、各レベルシフタ２１０、２１５を含む。ローカル制御回路２２０、２２５は、ローカル入出力アレイ２８０、２８５を用いて、それぞれメモリセルアレイ２６０、２６５、２７０、２７５と通信する。入出力アレイ２９０、２９５は、メモリセルアレイ２６０、２６５、２７０、２７５に保存された情報を受信するか、または処理装置１１０および／またはユーザーインターフェースデバイス１２０（図１）などの他の電子部品に伝送するのに用いられる。ローカル入出力アレイ２８０、２８５および入出力アレイ２９０、２９５は、システム概要を提供するように、簡単に述べられる。本開示は、これよりローカル制御回路２２０、２２５にあるレベルシフタ２１０、２１５に電気的に接続された、ワード線ドライバアレイ２３０、２３５にあるワード線ドライバのさまざまな実施の形態に焦点を当てている。

図４は、本発明の実施の形態によるローカル制御回路２２５にあるレベルシフタ２１５および２ゲート遅延（two-gate delay）のワード線ドライバ４０５、４１０、４１５を有するメモリの回路図である。この図面おいて、ワード線ドライバ４０５は、一般的に高性能メモリに用いられ、かつデュアルレールアプリケーション（dual rail application）に対してタイミングインパクトを持たない。第１のゲートは、PMOSトランジスタ４６０、４６５およびNMOSトランジスタ４８５、４９０、４９５を含む。第２のゲートは、PMOSトランジスタ４７０、４７５およびNMOSトランジスタ４８０を含む。

PMOSトランジスタ４６０のソースは、電圧ソースcvddに電気的に接続される。PMOSトランジスタ４６０、４６５ならびにNMOSトランジスタ４８５、４９０、および４９５は、直列接続される。PMOSトランジスタ４６０、４６５ならびにNMOSトランジスタ４８５、４９０、および４９５のゲートは、それぞれレベルシフタ２１５の出力、アドレス信号wdc［L］、アドレス信号wda［N］、アドレス信号wdb［M］、およびアドレス信号wdc［L］に電気的に接続される。PMOSトランジスタ４７５およびNMOSトランジスタ４８０は、それぞれPMOSトランジスタ４７０のドレインおよびゲートに接続された入力および出力を有するインバータとして構成される。PMOSトランジスタ４７０のソースは、電圧ソースcvddに電気的に接続される。

アドレス信号wda［N］、wdb［M］、およびwdc［L］が高信号（例えば“１”状態）を有した時、PMOSトランジスタ４６０、４６５は、オフになり、NMOSトランジスタ４８５、４９０、および４９５はオンになり、ノード４７７を低信号（例えば“０”状態）に引き下げる。PMOSトランジスタ４６５は、レベルシフタ２１５からアドレス信号wdcを受信しないため、レベルシフタ２１５のタイミングインパクトは、ワード線の立ち上がりエッジに対してほとんど影響がない。しかしながら、レベルシフタ２１５のゲート遅延は、ワード線の立ち下がりエッジに影響する。ノード４７７が低信号を有する時、ワード線ドライバ４０５の第２のゲートのインバータは、電圧源cvdd（線WL［N］で示される）のレベルで低信号を高信号に変換し、メモリセルアレイ２６０、２６５をオンにする。

ワード線ドライバ４０５がアドレス信号wdc［L］から低信号（例えば“０”状態）を受信した時、ワード線ドライバ４０５は、オフになり、よって、メモリセルアレイ２６０、２６５をオフにする。レベルシフタ２１５は、低信号をアドレス信号wdc［L］からcvddにシフトしない。それに代替して、レベルシフタ２１５は、低信号をPMOSトランジスタ４６０に伝送する。PMOSトランジスタ４６０、４６５は、それぞれレベルシフタ２１５および主制御２０５を介してアドレス信号wdc［L］から低信号を受ける。低信号を受けた時、PMOSトランジスタ４６０、４６５は、ノード４７７を高い電圧源cvddに充電する。ノード４７７が高い時、ワード線ドライバ４０５の第２ゲートにあるインバータは、メモリセルアレイ２６０、２６５のワード線（線WL［N］で示される）上で高信号を低信号に変換し、メモリセルアレイ２６０、２６５をオフにする。

ローカル制御回路２２５で信号レベルシフタ２１５を用いることで、ローカル制御回路２２５は、ワード線ドライバアレイ２３５のワード線ドライバ４０５、４１０、４１５、および他のワード線ドライバと通信し、アドレス信号wda［N］、wdb［M］、wdc［L］を処理し、メモリセルアレイ２６０、２６５の少なくとも１つのワード線をデコードする。本実施例では、ワード線ドライバ４０５、４１０、４１５は、それぞれメモリセル４３０、４３５、４４０、４４５、４５０、４５５に接続される。注意するのは、この特定の図において、メモリセル４２０、４２５は、どのワード線ドライバ４０５、４１０、４１５とも接続されないが、これらのメモリセル４２０、４２５がワード線ドライバアレイ２３５のワード線ドライバに接続されてもよいことが当業者に認識されるであろう。

図５は、本発明の実施の形態によるローカル制御回路２２５および４ゲート遅延（four-gate delay）のワード線ドライバ５７０にあるレベルシフタ２１５を有するメモリの回路図である。ワード線ドライバ５７０は、４ゲート遅延のワード線ドライバであり、一般的にデュアルレールアプリケーションに対してタイミングインパクトのないメモリに用いられる。デコーダステージ３０５は、４ゲート遅延のワード線ドライバ５７０の第１および第２のステージを含む。第１のステージは、直列接続されたPMOSトランジスタ５０５、５１０およびNMOSトランジスタ５１５、５２０を含む。PMOSトランジスタ５０５、５１０のソースは、電圧ソースvddに電気的に接続される。PMOSトランジスタ５０５、５１０およびNMOSトランジスタ５１５、５２０のゲートは、それぞれアドレス信号wda［N］およびwdb［M］で入力される。

デコーダステージ３０５の第２のステージは、PMOSトランジスタ５２５およびNMOSトランジスタ５３０を有するインバータを含む。ノード５１７は、第２のステージのインバータの入力に電気的に接続される。デコーダステージ３０５は、図５に示されたように、２つ以上のアドレス信号wda［N］、wdb［M］をデコードし得ることが当業者に認識されるであろう。デコーダステージ３０５は、メモリ１１５の漏れ電流の損耗を減少する、任意の電圧源vddを用いるデコーダ回路であり得る。一般的には、ワード線ドライバアレイのどのワード線ドライバにもデコーダステージがある。デコーダ入力wda［N］およびwdb［M］は、wda［N:0］の１つの信号およびwdb［M:0］の１つの信号に接続される。

第２のステージのインバータの入力は、NMOSトランジスタ５４０のゲートに電気的に接続される。ワード線ドライバの第３のステージは、PMOSトランジスタ５３５、NMOSトランジスタ５４０、ならびにPMOSトランジスタ５４５およびNMOSトランジスタ５５０を有するインバータを含む。PMOSトランジスタ５３５のソース、ゲート、およびドレインは、それぞれ電圧源cvdd、レベルシフタ２１５の出力、およびNMOSトランジスタ５４０のドレインに接続される。ワード線ドライバ５７０の第４のステージは、図４に示されたワード線ドライバ４０５の第２のステージと同様である。よって、ワード線ドライバ５７０の第４のステージは、PMOSトランジスタ５５５ならびにPMOSトランジスタ５６０およびNMOSトランジスタ５６５を有するインバータを含む。

アドレス信号wdc［L］が高信号の時、PMOSトランジスタ５４５およびNMOSトランジスタ５５０を有するインバータは、高信号を低信号に変換する。デコーダステージ３０５は、アドレス信号wda［N］、wdb［M］を受信かつデコードし、NMOSトランジスタ５４０をオンまたはオフにするかどうかを決定する。NMOSトランジスタ５４０がオンにされた場合、PMOSトランジスタ５４５およびNMOSトランジスタ５５０を有するインバータは、低信号をノード５７７に出力する。第４ゲートのインバータは、ノードWL［N］で低信号を高信号に変換する。NMOSトランジスタ５４０がオフにされた場合、WL［N］は、始めに低いため、PMOSトランジスタ５５５によってcvddに引き上げられる。

アドレス信号wdc［L］は、デコーダステージ３０５をバイパスし、かつアドレス信号wda、wdbは、デコーダステージ３０５を通過するため、ワード線ドライバ５７０は、PMOSトランジスタ５４５およびNMOSトランジスタ５５０のインバータにある高信号を有するアドレス信号wdc［L］に応じて、レベルシフタ２１５からゲート遅延のインパクトがほとんどないワード線の立ち上がりエッジを出力することができる。ワード線ドライバ５７０がオフ状態にある時、ノード５７７は、電圧源cvddに充電され、第４のゲートのインバータは、高信号を低信号に変換する。

上述の回路構造は、ローカル制御回路２２０、２２５でレベルシフタ２１０、２１５を実行することによってデュアルパワーメモリデバイス（dual power memory device）に用いられるレベルシフタの数を減少する。また、一般的にレベルシフタ２１０、２１５に起因するゲート遅延は、図４に示されるように、アドレス信号wdc［L］をPMOSトランジスタ４６５にバイパスし、かつ図５に示されるように、デコーダステージ３０５をPMOSトランジスタ５４５およびNMOSトランジスタ５５０を有するインバータにバイパスすることで減少される。特に、ワード線ドライバ４０５、５７０の出力の立ち上がりエッジは、レベルシフタ２１０、２１５からのゲート遅延がほとんどない。しかしながら、ワード線ドライバ４０５、５７０の出力の立ち下がりエッジは、レベルシフタ２１０、２１５のために遅延する。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。

１００ ウエハシステム
１１０ 処理装置
１１５ メモリ
１２０ ユーザーインターフェースデバイス
１２５ ワード線ドライバ
１５０ ローカルインターフェース
２０５ 主制御
２１０、２１５ レベルシフタ
２２０、２２５ ローカル制御回路
２３０、２３５ ワード線ドライバアレイ
２６０、２６５、２７０、２７５ メモリセルアレイ
２８０、２８５ ローカル入出力アレイ
２９０、２９５ 主入力／出力（I／O）アレイ
３０５ デコーダステージ
４０５、４１０、４１５ ワード線ドライバ
４２０、４２５ メモリセル
４３０、４３５、４４０、４４５、４５０、４５５ メモリセル
５０５、５１０ PMOSトランジスタ
５１５、５２０ NMOSトランジスタ
５２５ PMOSトランジスタ
５３０、５４０、５５０、５６５ NMOSトランジスタ
５３５、５４５、５５５、５６０ PMOSトランジスタ

Claims (4)

1. 第１のアドレス信号の受信に応じて、レベルシフタが前記第１のアドレス信号を第１の電圧レベルから第２の電圧レベルにシフトし、レベルシフトされた第１のアドレス信号を提供する、レベルシフタを有するローカル制御回路と、
   複数のアドレス信号を受信する少なくとも１つの入力を有し、前記少なくとも１つの入力は、前記ローカル制御回路に接続されて、前記レベルシフトされた第１のアドレス信号を受信する第１の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを有する回路デバイスであって、
   前記ワード線ドライバは、２ゲート遅延のワード線ドライバであり、
   前記２ゲート遅延のワード線ドライバは、前記レベルシフタから前記レベルシフトされた第１のアドレス信号を受信する第１のトランジスタ、および前記第１のアドレス信号を受信し、前記レベルシフタからのゲート遅延を減少する第２のトランジスタを有する第１のゲートを含み、
   前記第２のトランジスタは、電源端子と前記第１のゲートの出力との間に前記第１のトランジスタと直列に接続されて設けられており、
   前記第１のゲートは、前記第１アドレス信号から高信号を受信して、低信号を出力する際に、前記第１のトランジスタよりも先にオフとなることで前記レベルシフタからのゲート遅延を減少する前記第２のトランジスタを含む回路デバイス。
2. 第１のアドレス信号の受信に応じて、レベルシフタが前記第１のアドレス信号を第１の電圧レベルから第２の電圧レベルにシフトし、レベルシフトされた第１のアドレス信号を提供する、レベルシフタを有するローカル制御回路と、
   複数のアドレス信号を受信する少なくとも１つの入力を有し、前記少なくとも１つの入力は、前記ローカル制御回路に接続されて、前記レベルシフトされた第１のアドレス信号を受信する第１の入力、およびメモリセルアレイのワード線に電気的に接続された出力を含むワード線ドライバを有する回路デバイスであって、
   前記ワード線ドライバは、４ゲート遅延のワード線ドライバであり、
   前記４ゲート遅延のワード線ドライバは、第１のゲートおよび第２のゲートを含むデコーダステージを含み、前記複数のアドレス信号の第２および第３のアドレス信号を受信し、
   前記４ゲート遅延のワード線ドライバは、前記レベルシフタからのゲート遅延を減少する、前記レベルシフトされた第１のアドレス信号を受信する第１のトランジスタおよび第１のインバータを有する第３のゲートを更に含み、前記第３のゲートは、前記第１アドレス信号および前記デコーダステージから高信号を受信した時、上記第１のインバータからの低信号を出力する回路デバイス。
3. 前記４ゲート遅延のワード線ドライバは、前記第３のゲートの出力を受けるインバータを有する第４のゲートを更に含み、前記第４のゲートの出力は、前記メモリセルアレイの前記ワード線に電気的に接続される請求項２に記載の回路デバイス。
4. 前記ワード線ドライバは、第２および第３の入力を更に含み、前記複数のアドレス信号の第２および第３のアドレス信号を受信する請求項１に記載の回路デバイス。

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