KR20110093552A - 국부 제어 회로에서 레벨 시프터를 이용하는 워드라인 드라이버 - Google Patents

국부 제어 회로에서 레벨 시프터를 이용하는 워드라인 드라이버 Download PDF

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Abstract

본 발명의 실시 예 중 대표적인 회로 장치는, 제 1 어드레스 신호의 수신에 대한 반응으로써 제 1 어드레스 신호를 제 1 전압 레벨로부터 제 2 전압 레벨로 시프트하여 레벨 시프트된 제 1 어드레스 신호를 제공하는 레벨 시프터를 가지는 국부 제어 회로 및 복수 개의 어드레스 신호를 수신하기 위한 하나 이상의 입력단을 가지는 워드라인 드라이버를 포함하며, 하나 이상의 입력단은 레벨 시프트된 제 1 어드레스 신호를 수신하는 국부 제어 회로에 연결된 제 1 입력단 및 메모리 셀 어레이의 워드라인에 전기적으로 연결된 출력단을 포함한다.

Description

국부 제어 회로에서 레벨 시프터를 이용하는 워드라인 드라이버 {WORD-LINE DRIVER USING LEVEL SHIFTER AT LOCAL CONTROL CIRCUIT}
본 발명은 일반적으로 전자회로와 관련한 것으로, 더욱 상세하게는 워드라인 드라이버(word-line driver) 및 레벨 시프터(level shifter)를 가지는 메모리 회로에 관련한 것이다.
전형적으로, 복수 개의 전압 레벨을 가지는 메모리 내의 워드라인 드라이버는, 메모리 내의 메모리 셀에 읽기(read) 및/또는 쓰기(write)를 수행하기 위하여 레벨 시프터와 함께 이용된다. 메모리 셀 및 워드라인 드라이버는, 속도 성능 및 데이터 신뢰성을 얻기 위하여, 메모리 내의 다른 전자 소자보다 높은 전압에서 작동한다. 메모리 내의 다른 전자 소자는, 누설 소모를 감소시킬 수 있도록, 메모리 셀 및 워드라인 드라이버보다 낮은 전압에서 작동한다.
워드라인 드라이버와 레벨 시프터를 이용하기 위한 두 가지 종래 기술이 존재한다. 첫 번째 종래 방법은 각각의 워드라인 드라이버에 레벨 시프터가 대응되도록 구현되며, 두 번째 종래 방법은 레벨 시프터가 메모리의 메인(main) 제어부 내에 존재하도록 구현된다. 두 가지 방법은 메모리 내에서 다수의 레벨 시프터가 이용되며, 이에 따라서 넓은 물리적 공간이 소모된다. 또한 종래의 방법은, 누설 소모 뿐만 아니라, 레벨 시프터의 게이트 딜레이에 따른 열악한 속도 성능을 가진다.
당해 기술 분야에서는, 향상된 워드라인 드라이버 구조가 요구된다.
본 발명의 실시 예 중 대표적인 회로 장치는, 제 1 어드레스 신호의 수신에 대응하여 제 1 어드레스 신호를 제 1 전압 레벨로부터 제 2 전압레벨로 시프트(shift)하여, 레벨 시프트된 제 1 어드레스 신호를 제공하는 레벨 시프터(shifter)를 가지는 국부 제어 회로 및 국부 제어 회로에 연결되어 레벨 시프트된 제 1 어드레스 신호를 수신하는 제 1 입력단을 포함하며, 복수 개의 어드레스 신호를 수신하는 적어도 하나의 입력단 및, 메모리 셀(cell) 어레이(array)의 워드라인(word-line)에 전기적으로 연결된 출력단을 포함한다.
본 발명의 상술한 특징 및 여타의 특징은, 후술되는 첨부된 도면과 연관되어 제공되는 본 발명의 바람직한 실시 예들에 의하여 더욱 명확하게 이해가 될 것이다.
첨부된 도면은 본 발명의 바람직한 실시 예, 또한 이에 관련한 여타의 정보를 설명한다.
도 1은 본 발명의 일 실시 예에 따른 워드라인 드라이버를 가지는 시스템의 블록도이다.
도 2 및 3은 본 발명의 일 실시 예에 따른 국부 제어 회로에서 레벨 시프터를 가지는 메모리의 블록도이다.
도 4는 본 발명의 일 실시 예에 따른, 국부 제어 회로에서의 레벨 시프터 및 투-게이트(two-gate) 딜레이 워드라인 드라이버를 가지는 메모리의 회로도이다.
도 5는 본 발명의 일 실시 예에 따른, 국부 제어 회로에서의 레벨 시프터 및 포-게이트(four-gate) 딜레이 워드라인 드라이버를 가지는 메모리의 회로도이다.
실시 예에 대한 상세한 설명은, 기재된 설명 전체의 일부와 첨부 도면을 관련하여 읽혀지도록 의도된 것이다. 커플링(coupling)와 같은 것과 관련하는 용어 "연결된(connected)" 및 "서로연결된(interconnected)"은 특별한 추가적인 언급이 없는 한, 구성 요소가 다른 구성 요소와, 개입되는 구성 요소를 통하여 직접적 또는 간접적으로 소통하는 관계를 나타낸다.
시스템 구현 예는 우선, 도면 식별 부호와 함께 도면에 대하여 설명된다. 비록 이러한 시스템은 상세하게 설명되어 있지만, 이는 단지 설명의 목적일 뿐이며 다양한 변형이 구현 가능하다. 시스템 구현 예가 설명된 이후, 국부 제어 회로에 레벨 시프터를 가지는 회로의 예가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 워드라인 드라이버(125)를 가지는 시스템(100)의 블록도이다. 시스템(100)은 일반 컴퓨터를 위한 예시적 구조일 수 있다. 시스템(100)은 프로세싱(processing) 장치(110), 메모리(115) 및 국부 인터페이스(150)(예를 들어 버스(bus))와 각각 연결된 적어도 하나의 유저 인터페이스 장치(120)를 포함한다. 프로세싱 장치(110)는 주문 제작 또는 상업적으로 이용가능한 프로세서, CPU(central processing unit) 또는 일반 컴퓨터와 관련한 수 개의 프로세서 중 보조 처리장치, 반도체 기반 마이크로프로세서(마이크로 칩의 형태), 또는 매크로프로세서를 포함할 수 있다. 메모리(115)는 휘발성 메모리 소자(예를 들어 RAM, DRAM, SRAM 등) 및 비휘발성 메모리 소자(예를 들어 ROM, 하드 드라이브, 테이프, CDROM 등) 또는 그 조합을 포함할 수 있다.
하나 이상의 유저 인터페이스 장치(120)는 유저(예를 들어 관리자)가 시스템(100)과 소통할 수 있는 소자를 포함할 수 있다. 시스템(100)이 서버 컴퓨터 또는 유사한 장치를 포함하는 경우에 있어, 이러한 소자들은 키보드 및 마우스와 같은 PC와 연결에 전형적으로 이용되는 소자들을 포함할 수 있다.
메모리(115)는 일반적으로 운영체제(operating system,O/S)을 포함하는 다양한 프로그램(소프트웨어 및/또는 펌웨어)를 포함한다. O/S는 프로그램의 실행을 제어하며, 스케쥴링, 입-출력 제어, 파일 및 데이터 관리, 메모리 관리, 및 통신 제어 및 관련된 서비스를 제공한다. 메모리(115)의 구조는 도 2-5와 관련하여 더욱 상세하게 후술될 워드라인 드라이버(125)를 포함한다.
도 2 및 3은 본 발명의 일 실시 예에 따른 국부 제어 회로(220, 225)에서, 레벨 시프터(210, 215)를 가지는 메모리(115)의 블록도이다. 본 실시 예에서, 메모리(115)는 SRAM일 수 있다. 메모리(115)는 신호 wda[N:0], wdb[M:0] 및 wdc[L:0]을 워드라인 드라이버 어레이(array)(230, 235) 및 국부 제어 회로(220, 225)에 전송하는 메인 제어부(205)를 포함한다. 도 3을 참조하면, wda[0]은 워드라인 드라이버(230A, 230C, 235A, 235C)의 wda 입력단에 연결되며, wda[1]은 워드라인 드라이버(230B, 230D, 235B, 235D)의 wda 입력단에 연결되며, wdb[0]은 워드라인 드라이버(230A, 230B, 235A, 235B)의 wdb 입력단에 연결되며, wdb[1]은 워드라인 드라이버(230C, 230D, 235C, 235D)의 wdb 입력단에 연결되며, wdc[0]은 워드라인 드라이버(230A, 230B, 230C, 230D)의 wdc 입력단에 연결되며, wdc[0]은 워드라인 드라이버(235A, 235B, 235C, 235D)의 wdc 입력단에 연결된다.
일반적으로, 메인 제어부(205)의 기능은, 읽기/쓰기 기능, 워드라인 드라이버에 대한 어드레스 프리-디코드(pre-decode), 칩 활성/불활성, 셀프 타이밍 제너레이션(self timing generation) 및 메인 입/출력 어레이(290, 295) 통신과 같은 메모리(115)의 작동을 제어하는 것이다. 국부 제어 회로(220, 225)의 기능은, 국부 비트라인 프리-차지(pre-charge), 패스 게이트 쓰기, 및 증폭기 활성의 센스 등에 대한 국부 입/출력 어레이(280, 285)의 제어이다.
국부 제어 회로(220, 225)는, 하이(high) 신호(예를 들어 "1"상태)의 수신에 대한 반응으로써 어드레스 신호 wdc[L:0]을 더 높은 작동 전압 cvdd로 상승시키는 레벨 시프터(210, 215)를 가진다. 레벨 시프터(210, 215)는, 워드라인 드라이버 어레이(230, 235)에 시프트된 어드레스 신호 wdclv를 출력한다. 워드라인 드라이버 어레이(230, 235)는, 메모리 셀 어레이(260, 265, 270, 275)의 적어도 하나의 워드라인을 디코딩하기 위하여, 어드레스 신호 wda[N:0], wdb[M:0], wdc[L:0], wdclv를 프로세스(process)한다. 디코드된 워드라인 드라이버는 메모리 읽기 또는 쓰기를 위한 워드라인을 구동한다. 워드라인 드라이버 어레이(230, 235)는 디코더 스테이지들(305)을 각각 더 포함할 수 있다. 레벨 시프터(210, 215) 및 워드라인 드라이버 어레이(230, 235)는 도 4-5와 관련하여 더욱 상세하게 설명될 것이다.
본 명세서에서, 어드레스 신호 wdc[L:0]은 국부 제어 회로(220, 225) 및 워드라인 드라이버 어레이(230, 235)가 메모리 셀 어레이(260, 265, 270, 275)를 턴온(turn-on)하거나 턴오프(turn-off)하도록 지시한다. 어드레스 신호 wda[N:0], wdb[M:0]은 메모리 셀 어레이(260, 265)에서 워드라인의 선택을 가능하게 한다. 비록 세 개의 어드레스 신호 wda[N:0], wdb[M:0], wdc[L:0]가 도 2-5에 도시되어 있지만, 개시된 회로 및 장치가 8개 또는 16개 등의 임의적인 개수의 어드레스 신호에 의하여 구현될 수 있다는 사실은 당업자에게 자명하다.
국부 제어 회로(220, 225)는 각각의 레벨 시프터(210, 215)를 포함한다. 국부 제어 회로(220, 225)는, 메모리 셀 어레이(260, 265, 270, 275) 각각과 통신하기 위하여 국부 입력-출력 어레이(280, 285)를 이용한다. 입력-출력 어레이(290, 295)는, 프로세싱 장치(110) 및/또는 유저 인터페이스 장치(120)(도 1에서)와 같은 다른 전자 소자와 메모리 셀 어레이(260, 265, 270, 275)에 저장된 정보를 송/수신하기 위하여 사용된다. 국부 입력-출력 어레이(280, 285) 및 입력-출력 어레이(290, 295)는 시스템 전체의 관망을 위하여 간단하게 언급된다. 이제부터의 명세서는 국부 제어 회로(220, 225)에의 레벨 시프터(210, 215)에 전기적으로 연결된 워드라인 드라이버 어레이(230, 235)에서의 워드라인 드라이버의 다양한 실시 예에 초점이 맞추어진다.
도 4는 본 발명의 일 실시 예에 따른, 국부 제어 회로(225)에서의 레벨 시프터(215), 및 투-게이트(two-gate) 딜레이 워드라인 드라이버(405, 410, 415)를 가지는 메모리의 회로도이다. 도면에서 워드라인 드라이버(405)는, 고성능 메모리에 이용되며 듀얼 레일 어플리케이션(dual rail application)내에서 타이밍 임팩트(timing impact)를 가지지 않는, 투-게이트 딜레이 워드라인 드라이버이다. 제 1 게이트는 PMOS 트랜지스터(460, 465) 및 NMOS 트랜지스터(485,490,495)를 포함한다. 제 2 게이트는 PMOS 트랜지스터(470, 475) 및 NMOS 트랜지스터(480)을 포함한다.
PMOS 트랜지스터(460)의 소스(source)는 전압 소스 cvdd에 전기적으로 연결된다. PMOS 트랜지스터(460, 465) 및 NMOS 트랜지스터(485, 490, 495)는 직렬로 연결된다. PMOS 트랜지스터(460, 465) 및 NMOS 트랜지스터(485, 490, 495)의 게이트는 각각 레벨 시프터(215)의 출력단, 어드레스 신호 wdc[L], 어드레스 신호 wda[N], 어드레스 신호 wdb[M], 어드레스 신호 wdc[L]에 전기적으로 연결된다. PMOS 트랜지스터(475) 및 NMOS트랜지스터(480)는 PMOS 트랜지스터(470)의 게이트 및 드레인에 연결된 입력단 및 출력단을 가지는 인버터로써 구성된다. PMOS 트랜지스터(470)의 소스는 전압 소스 cvdd에 전기적으로 연결된다.
하이(high) 신호(예를 들어 "1" 상태)를 가지는 wda[N], wdb[M] 및 wdc[L]의 어드레스 신호에 대한 반응으로, PMOS 트랜지스터(460, 465)는 턴오프되며, NMOS 트랜지스터(485, 490, 495)는 턴온되어 노드(477)를 로우(low) 신호(예를 들어 "0" 상태)로 강하시킨다. PMOS 트랜지스터(465)는 레벨 시프터(215)로부터 어드레스 신호 wdc를 수신하지 않기 때문에, 워드라인 상승 에지(rising edge)에 대한 레벨 시프터(215)의 타이밍 임팩트는 미약하거나 존재하지 않는다. 그러나, 레벨 시프터(215)의 게이트 딜레이는 워드라인의 하강 에지(falling edge)에 영향을 미친다. 노드(477)가 로우 신호를 가지는 경우, 워드라인 드라이버(405)의 제 2 게이트에서의 인버터는 로우 신호를, WL[N]에 도시된 바와 같이 메모리 셀 어레이(260, 265)를 턴온하는 전압 소스 cvdd 수준의 하이 신호로 인버팅한다.
로우 신호(예를 들어 "0" 상태)를 어드레스 신호 wdc[L]로부터 수신한 것에 대한 반응으로, 워드라인 드라이버(405)는 턴오프되며 그에 따라서 메모리 셀 어레이(260, 265)가 턴오프된다. 레벨 시프터(215)는 로우 신호를 어드레스 신호 wdc[L]로부터 cvdd로 시프트하지 않는다. 그 대신, 레벨 시프터(215)는 로우 신호를 PMOS 트랜지스터(460)로 패스한다. PMOS 트랜지스터(460, 465)는 로우 신호를, 어드레스 신호 wdc[L]로부터 레벨 시프터(215) 및 메인 제어부(205) 각각을 통하여 수신한다. 로우 신호를 수신한 것에 대한 반응으로, PMOS 트랜지스터(460, 465)는 노드(477)를 고전압 소스 cvdd로 충전한다. 노드(477)가 고전압인 경우, 워드라인 드라이버(405)의 제 2 게이트에서의 인버터는 하이 신호를, 메모리 셀(260, 265)를 턴오프하는 WL[N]에 도시된 바와 같이 메모리 셀 어레이(260, 265)의 워드라인에서의 로우 신호로 인버팅한다.
국부 제어 회로(225)에서 싱글 레벨 시프터(215)를 이용함으로써, 국부 제어 회로(225)는 메모리 셀 어레이(260, 265)의 적어도 하나의 워드라인을 디코딩하기 위한 어드레스 신호 wda[N], wdb[M], wdc[L]를 프로세싱하도록 워드라인 드라이버(405, 410, 415) 및 워드라인 드라이버 어레이(235)의 다른 워드라인 드라이버와 통신할 수 있다. 본 실시 예에서, 워드라인 드라이버(405, 410, 415)는 메모리 셀(430, 435, 440, 445, 450, 455)에 각각 연결된다. 도면에서는 메모리 셀(420, 425)이 다른 여타의 워드라인 드라이버(405, 410, 415)에 연결되지 않은 것으로 도시되었지만, 메모리 셀(420, 425)이 워드라인 드라이버 어레이(235) 내의 워드라인 드라이버에 연결될 수 있음은 당업자에게 자명하다.
도 5는 본 발명의 일 실시 예에 따른, 국부 제어 회로(225)에서의 레벨 시프터(215), 및 포-게이트 딜레이 워드라인 드라이버(570)를 가지는 메모리의 회로도이다. 워드라인 드라이버(570)는, 듀얼 레일 어플리케이션 내에서의 타이밍 임팩트 없이 메모리 내에서 이용되는 포-게이트 딜레이 워드라인 드라이버이다. 디코더 스테이지(305)는 포-게이트 딜레이 워드라인 드라이버(570)의 제 1 및 제 2 스테이지를 포함한다. 제 1 스테이지는 직렬로 연결된 PMOS 트랜지스터(505, 510) 및 NMOS 트랜지스터(515, 520)를 포함한다. PMOS 트랜지스터(505, 510)의 소스는 전압 소스 vdd에 전기적으로 연결된다. PMOS 트랜지스터(505, 510)의 및 NMOS 트랜지스터(515, 520)의 게이트에 대하여 어드레스 신호 wda[N], wdb[M]이 각각 입력된다.
디코더 스테이지(305)의 제 2 스테이지는 PMOS 트랜지스터(525) 및 NMOS 트랜지스터(530)를 가지는 인버터를 포함한다. 노드(517)는 제 2 스테이지에의 인버터의 입력단에 전기적으로 연결된다. 디코더 스테이지(305)가 도 5에 도시된 wda[N], wdb[M] 등의 두 개 이상의 어드레스 신호를 디코딩할 수 있음은 당업자에게 자명하다. 디코더 스테이지(305)는 전압 소스 vdd를 이용하여 메모리(115)내의 누설 소모를 감소시킬 수 있는 임의의 디코더 회로일 수 있다. 일반적으로, 워드라인 드라이버 어레이의 워드라인 드라이버 각각 및 모두에 디코더 스테이지가 존재한다. 디코더 입력 wda[N] 및 wdb[M]은 wda[N:0] 중 하나의 신호 및 wdb[M:0] 중 하나의 신호에 연결한다.
제 2 스테이지에서의 인버터의 출력단은 NMOS 트랜지스터(540)의 게이트에 전기적으로 연결된다. 워드라인 드라이버의 제 3 스테이지는 PMOS 트랜지스터(535), NMOS 트랜지스터(540), 및 PMOS 트랜지스터(545) 및 NMOS 트랜지스터(540)를 가지는 인버터를 포함한다. 제 3 스테이지에서의 인버터의 입력단 및 출력단은 wdclv 신호 및 NMOS트랜지스터(540)의 드레인에 각각 연결된다. PMOS 트랜지스터(535)의 소스, 게이트 및 드레인은 전압 소스 cvdd, 레벨 시프터(215)의 출력단 및 NMOS 트랜지스터(540)의 드레인에 각각 연결된다. 워드라인 드라이버(570)의 제 4 스테이지는 도 4의 워드라인 드라이버(405)의 제 2 스테이지와 유사하다. 그러므로, 워드라인 드라이버(570)의 제 4 스테이지는 PMOS 트랜지스터(555), 및 PMOS 트랜지스터(560) 및 NMOS 트랜지스터(565)를 가지는 인버터를 포함한다.
어드레스 신호 wdc[L]이 하이 신호인 경우, PMOS 트랜지스터(545) 및 NMOS 트랜지스터(550)를 가지는 인버터는 하이 신호를 로우 신호로 인버팅한다. 디코더 스테이지(305)는, NMOS 트랜지스터(540)를 턴온 또는 턴오프할지를 결정하기 위한 어드레스 신호 wda[N], wdb[M]을 수신하여 디코딩한다. NMOS 트랜지스터(540)가 턴온되면, PMOS 트랜지스터(545) 및 NMOS 트랜지스터(550)를 가지는 인버터는 노드(577)로 로우 신호를 출력한다. 제 4 게이트에서의 인버터는 노드 WL[N]에서의 로우 신호를 하이 신호로 인버팅한다. NMOS 트랜지스터(540)가 턴오프되면 WL[N]이 처음에 낮기 때문에, 노드(577)는 PMOS 트랜지스터(555)에 의하여 cvdd로 강하된다.
어드레스 신호 wdc[L]이 디코더 스테이지(305)를 통과하고, 어드레스 신호 wda, wdb가 디코더 스테이지(305)를 통과하기 때문에, 워드라인 드라이버(570)는 PMOS 트랜지스터(545) 및 NMOS 트랜지스터(550)의 인버터에서 하이 신호를 가지는 어드레스 신호 wdc[L]에 대하여 반응하는 레벨 시프터(215)로부터의 미약하거나 전무한 게이트 딜레이 임팩트를 가지는 워드라인 상승 에지를 출력할 수 있다. 워드라인 드라이버(570)이 오프 상태인 경우, 노드(577)는 전압 소스 cvdd로 충전되며, 제 4 게이트의 인버터는 하이 신호를 로우 신호로 인버팅한다.
상술한 회로 설계는, 국부 제어 회로(220, 225)에서 레벨 시프터(210, 215)를 구현함으로써 듀얼 파워 메모리 장치에 사용되는 레벨 시프터의 개수를 감소시킨다. 또한, 전형적으로 레벨 시프터(210, 215)에 의하여 유발된 게이트 딜레이가, 도 4에 도시된 바와 같이 어드레스 신호 wdc[L]을 PMOS 트랜지스터(465)로 바이패스시킴으로써, 그리고 도 5에 도시된 바와 같이 디코더 스테이지(305)를 PMOS 트랜지스터(545) 및 NMOS 트랜지스터(550)를 가지는 인버터로 바이패스시킴으로써 감소된다. 특별히, 워드라인 드라이버(405, 570)의 출력단의 상승 에지는, 레벨 시프터(210, 215)로부터 미약하거나 전무한 게이트 딜레이를 가진다. 그러나, 워드라인 드라이버(405, 570)의 출력단의 하강 에지는 레벨 시프터(210, 215)에 의하여 딜레이된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (10)

  1. 제 1 어드레스 신호의 수신에 대응하여 상기 제 1 어드레스 신호를 제 1 전압 레벨로부터 제 2 전압레벨로 시프트(shift)하여, 레벨 시프트된 제 1 어드레스 신호를 제공하는 레벨 시프터(shifter)를 가지는 국부 제어 회로; 및
    상기 국부 제어 회로에 연결되어 상기 레벨 시프트된 제 1 어드레스 신호를 수신하는 제 1 입력단을 포함하며, 복수 개의 어드레스 신호를 수신하는 적어도 하나의 입력단 및, 메모리 셀(cell) 어레이(array)의 워드라인(word-line)에 전기적으로 연결된 출력단을 가지는 워드라인 드라이버;를 포함하는 회로 장치.
  2. 제 1 항에 있어서,
    상기 워드라인 드라이버는 투-게이트(two-gate) 딜레이(delay) 워드라인 드라이버인 회로 장치.
  3. 제 2 항에 있어서,
    상기 투-게이트 딜레이 워드라인 드라이버는,
    상기 레벨 시프터로부터 상기 레벨 시프트된 제 1 어드레스 신호를 수신하기 위한 제 1 트랜지스터 및 상기 제 1 어드레스 신호를 수신하여 상기 레벨 시프터로부터의 게이트 딜레이를 감소시키는 제 2 트랜지스터를 가지는 제 1 게이트를 포함하며,
    상기 제 1 게이트는 상기 제 1 어드레스 신호로부터 하이(high) 신호를 수신함에 반응하여 로우(low) 신호를 출력하는 회로 장치.
  4. 제 3 항에 있어서,
    상기 투-게이트 딜레이 워드라인 드라이버는 상기 제 1 게이트의 출력을 수신하는 인버터를 가진 제 2 게이트를 더 포함하며,
    상기 제 2 게이트의 출력단은 상기 메모리 셀 어레이의 상기 워드라인에 전기적으로 연결된 회로 장치.
  5. 제 1 항에 있어서,
    상기 워드라인 드라이버는 포-게이트(four-gate) 딜레이 워드라인 드라이버인 회로 장치.
  6. 제 5 항에 있어서,
    상기 포-게이트 딜레이 워드라인 드라이버는,
    복수 개의 어드레스 신호 중 제 2 및 제 3 어드레스 신호를 수신하기 위한 제 1 게이트 및 제 2 게이트를 포함하는 디코더 스테이지(decoder stage)를 포함하는 회로 장치.
  7. 제 6 항에 있어서,
    상기 포-게이트 딜레이 워드라인 드라이버는, 제 1 트랜지스터 및 상기 레벨 시프트된 제 1 어드레스 신호를 수신하는 제 1 인버터를 가지며, 상기 레벨 시프터로부터의 게이트 딜레이를 감소시키는 제 3 게이트를 더 포함하며,
    상기 제 3 게이트는 상기 제 1 어드레스 신호로부터 하이 신호를 수신한 것에 대한 반응으로써, 로우 신호를 출력하는 회로 장치.
  8. 제 7 항에 있어서,
    상기 포-게이트 딜레이 워드라인 드라이버는, 상기 제 3 게이트의 출력을 수신하는 인버터를 가지는 제 4 게이트를 더 포함하며,
    상기 제 4 게이트의 출력단은 상기 메모리 셀 어레이의 상기 워드라인에 전기적으로 연결된 회로 장치.
  9. 제 1 항에 있어서,
    상기 워드라인 드라이버는, 상기 복수 개의 어드레스 신호 중 제 2 및 제 3 어드레스 신호를 수신하기 위한 제 2 및 제 3 입력단을 더 포함하는 회로 장치.
  10. 국부 제어 회로에 연결되어, 레벨 시프트된 제 1 어드레스 신호를 수신하는 제 1 입력단을 포함하며 복수 개의 어드레스 신호를 수신하는 적어도 하나의 입력단; 및
    메모리 셀 어레이의 워드라인에 전기적으로 연결된 출력단;을 포함하며,
    상기 국부 제어 회로는 레벨 시프터를 포함하며,
    제 1 어드레스 신호의 수신에 대한 반응으로써, 상기 레벨 시프터는 상기 제 1 어드레스 신호를 제 1 전압 레벨로부터 제 2 전압 레벨로 시프트하여 레벨 시프트된 제 1 어드레스 신호를 제공하는 워드라인 드라이버.


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