CN103489473A - 在时钟周期的第一部分期间带有字线激活的时钟存储器 - Google Patents

Abstract

本发明涉及在时钟周期的第一部分期间带有字线激活的时钟存储器。存储器（10）包括多个锁存预解码器（20、22、24、26），每一个包括第一晶体管，其耦合在电源电压和锁存器之间并且具有耦合到时钟信号的控制电极；第二晶体管，其耦合到第一晶体管并且具有耦合到第一地址位信号的控制电极；第三晶体管，其耦合到第二晶体管并且具有耦合到第二地址位信号的控制电极；第四晶体管，其耦合到第三晶体管并且具有耦合到时钟信号的延迟的和反相的版本的控制电极；第五晶体管，其耦合在所述第四晶体管和地之间并且具有耦合到时钟信号的控制电极；以及输出，其在时钟信号的时钟周期的第一部分期间提供预解码值以及在时钟周期的第二部分期间提供预定逻辑电平。

Description

在时钟周期的第一部分期间带有字线激活的时钟存储器

技术领域

本公开通常涉及存储器，并且更具体地涉及带有时钟控制的字线激活的时钟存储器。

背景技术

字选定是用于读取或写入存储器的关键路径。字线被选定，使得存储器单元沿着选定的字线。启用的存储器单元将它们存储的状态耦合到位线。在读取或写入驱动提供了在写入的情况下待写入到位线上的数据的情况下，感测放大器于是对位线做出响应。因此，随着字线选定过程越来越高效，存储器操作也相应地变得更加高效。困难之一是提供可靠的定时，尤其是在选定字线过程的启动中。相关的一个问题是何时对地址做出响应以及何时提供解码输出的组合。通常这是通过延迟的时钟信号控制的，该信号导致足够长的等待时间以确保该信号被充分开发进而确保信号检测是有效的，但不需要那么长而不必要地延长执行检测所需的时间。

因此，需要提供具有改进以上提出的一个或多个问题的电路的字线选择。

附图说明

本发明通过举例的方式说明并没有被附图所限制，在附图中类似的参考符号表示相同的元件。附图中的元件被图示是为了简便以及清楚，并且不一定按比例绘制。

图1是根据一个实施例的存储器的框图；

图2是有助于理解图1的存储器的操作的时序图；

图3是图1的存储器的一部分的电路图；

图4是作为图3所示的一个替代的图1的存储器的一部分的电路图；以及

图5是作为图3所示的另一个替代的图1的存储器的一部分的电路图。

具体实施方式

一方面，存储器具有给字线驱动逻辑提供锁存预解码信号的预解码器电路；所述字线驱动逻辑提供了选定字线的最终解码。预解码器电路被计时，使得响应于时钟而立即解析地址组合并且在时钟周期的早期被锁存。字线也被迅速地驱动，使得地址组合不需要在整个时钟周期保持锁存。其结果是用于选定和驱动字线并准备下一个字线选定的高效率过程。锁存预解码器被设计成有效地提供这种功能以便提供解码值，使得它们在时钟周期的第一部分期间被提供。这通过参照附图和下面的描述中会更好地理解。

当将信号、状态位、或类似的装置分别变为其逻辑真或逻辑假状态时，术语“明确肯定”或“设置”以及“否定”（或“非明确肯定”或“清除”）在本发明中被使用。如果逻辑真状态是逻辑电平“1”，则逻辑假状态是一个逻辑电平“0”。如果逻辑真状态是逻辑电平“0”，则逻辑假状态是一个逻辑电平“1”。

图1所示的是存储器10，该存储器10包括位阵列12、字线驱动逻辑14、列逻辑15、控制逻辑16、以及预解码器电路18。预解码器电路18包括多个锁存解码器，其中锁存解码器20、22、24、以及26在图1中被示出。预解码器电路18还包括时钟驱动28。在这个例子中，选定字线的地址位的数目是8，使得位阵列12中有256个字线被选定并被示出为字线WL0至WL255。8个地址中的每一个都具有真实（true）和补充（complement），其中补充是通过将“b”添加到标识符来识别的。因此，对于这个例子，最高阶地址具有地址信号A0和A0b。类似地，序列中的下一个地址具有地址信号A1和A1b。最低阶地址具有地址信号A7和A7b。临近最低阶地址具有地址信号A6和A6b。字线驱动逻辑14耦合到位阵列12，锁存解码器包括锁存解码器20、22、24、26、以及控制逻辑16。列逻辑15耦合到位阵列12和控制逻辑16。时钟驱动28接收时钟信号CLK并且具有给锁存解码器20、22、24以及26提供延迟时钟信号DCLK的输出。锁存解码器20具有用于接收地址信号A0b和A1b的输入，如果地址A0和A1是逻辑高，地址信号A0b和A1b是逻辑低。另一方面，如果地址A0和A1是逻辑低，则地址信号A0b和A1b是逻辑高。锁存解码器20具有输出，对于地址信号A0b和A1b是逻辑高的情况，该输出提供了作为逻辑高的解码信号A0bA1b，在锁存解码器20被选定的情况下也是如此。对于其它三种情况，锁存解码器20提供逻辑低。地址A0和A1是具有四种组合的一对，使得这两个地址具有四个锁存解码器。类似地，彼此对也有4个锁存解码器。利用四对，A0-A1、A2-A3、A4-A5和A6-A7，总共有16个锁存解码器。锁存解码器22接收地址信号A0b和A1，并提供了解码信号A0bA1作为输出。锁存解码器24接收地址信号A6和A7b，并提供了解码信号A6A7b作为输出。锁存解码器26接收地址信号A6和A7，并提供解码信号A6A7。

图2所示的是示出了在锁存解码器的两个输入被明确肯定为逻辑高的情况下锁存解码器24的操作的时序图。在这种情况下，地址信号A6和A7b是切换到逻辑高的地址信号。在时钟信号CLK切换到逻辑高之前的设置时间，它们必须处于其预期逻辑状态。当时钟信号CLK切换到逻辑高的时候，锁存解码器开始确定决定其输出的逻辑状态的逻辑状态；解码信号A6A7b。地址信号A6和A7b必须足够长时间为待确定的和锁存的解码信号A6A7b保持其逻辑状态。这是地址信号A6和A7b的保持时间。在保持时间之后，地址信号A6和A7b的逻辑状态可以改变而没有不良影响。响应于解码信号A0bA1b、A2bA3b、A6A7b被明确肯定为逻辑高，字线WL2被启用。每一个地址对的一个解码信号被明确肯定。因此，对于每一个访问，四个解码信号被明确肯定并且四个一起被字线驱动逻辑14进一步解码以确定哪个特定字线被选定。在这个例子中，字线WL2被示出为选定，结果是足够长时间为位线保持在逻辑高以沿启用的字线接收位单元的存储状态和随之而来要实现的感测。一旦时钟信号CLK切换回到逻辑低，解码地址A6A7b通过被带回逻辑低而被非明确肯定。地址信号A6和A7b是不相关的，直到刚好在下一个时钟周期之前，这将是处于时钟信号CLK下次切换到逻辑高的时间。地址信号A6和A7b在时钟信号CLK切换到开始下一个周期之前的设置时间需要处于有效的逻辑状态。地址信号A6和A7b被锁存解码器24检测，然后锁存解码器24基于地址信号A6和A7b的逻辑状态在适当逻辑状态提供解码信号A6A7b。基于解码信号A6A7b和其它解码信号，在任何适当地方解码信号A6A7b被锁存以及字线WL2或被再次选定或被禁用。在保持时间之后，地址信号A6和A7B不再需要是有效的，直到下一个周期开始之前的设置时间。

图3更详细地示出了锁存解码器24和时钟驱动28。锁存解码器24包括P沟道晶体管30、N沟道晶体管32、N沟道晶体管34、N沟道晶体管36、以及N沟道晶体管38、P沟道晶体管40、P沟道晶体管42、反相器44、N沟道晶体管46、N沟道晶体管48、反相器50、以及反相器52。时钟驱动28包括P沟道晶体管54、N沟道晶体管56、N沟道晶体管58、N沟道晶体管60、N沟道晶体管62、P沟道晶体管64、P沟道晶体管66、反相器68、以及缓冲器70。

晶体管54具有源极，该源极被连接到可被称为VDD的正电源端子；栅极，该栅极用于接收时钟信号CLK；以及漏极，该漏极被连接到反相器68的输入。晶体管56具有栅极，该栅极被连接到VDD；漏极，该漏极被连接到晶体管54的漏极；以及源极。晶体管58具有漏极，该漏极被连接到晶体管56的源极；栅极，该栅极被连接到VDD；以及源极。晶体管60具有漏极，该漏极被连接到晶体管58的源极；栅极，该栅极被连接到VDD；以及源极。晶体管62具有漏极，该漏极被连接到晶体管60的源极；栅极，该栅极用于接收时钟信号CLK；以及源极，该源极被连接到可被称为地面的负电源端子。反相器68具有输出，该输出耦合到缓冲器70的输入。晶体管66具有栅极，该栅极被连接到反相器68的输出；漏极，该漏极被连接到反相器68的输入；以及源极。晶体管64具有栅极，该栅极被接地；源极，该源极被连接到VDD；以及漏极，该漏极被连接到晶体管66的源极。缓冲器70具有提供延迟时钟信号DCLK的输出。

晶体管30具有源极，该源极被连接到VDD；栅极，该栅极用于接收时钟信号CLK；以及漏极，该漏极被连接到反相器44的输入和反相器52的输入。晶体管32具有漏极，该漏极被连接到晶体管30的漏极；栅极，该栅极用于接收地址信号A6；以及源极。晶体管34具有漏极，该漏极被连接到晶体管32的源极；栅极，该栅极被连接到地址信号A7b；以及源极。晶体管36具有漏极，该漏极被连接到晶体管34的源极；栅极，该栅极被连接到反相器50的输出；以及源极。晶体管38具有漏极，该漏极被连接到晶体管36的源极；栅极，该栅极用于接收时钟信号CLK；以及源极，该源极被接地。晶体管40具有源极，该源极被连接到VDD；栅极，该栅极被接地；以及漏极。晶体管42具有源极，该源极被连接到晶体管40的漏极；栅极，该栅极被连接到反相器44的输出；以及漏极，该漏极被连接到反相器44的输入。晶体管46具有漏极，该漏极被连接到反相器44的输入；栅极，该栅极被连接到反相器44的输出；以及源极。晶体管48具有漏极，该漏极被连接到晶体管46的源极；栅极，该栅极用于通过被连接到缓冲器70的输出来接收延迟时钟信号DCLK；以及源极，该源极被接地。反相器50的输入用于通过被连接到缓冲器70的输出来接收延迟时钟信号DCLK。反相器52具有用于提供解码信号A6A7b的输出。

在操作中，地址信号A6和A7b在时钟信号CLK切换到逻辑高之前的设置时间被保持在稳定的逻辑状态，引起晶体管38导电而晶体管30非导电。在时钟信号CLK切换到逻辑高之前的时间，时钟信号CLK是逻辑低，使得晶体管62非导电而晶体管54导电。随着晶体管54导电，反相器68的输入是逻辑高，使得反相器68的输出是逻辑低。缓冲器70通过提供作为逻辑低的延迟时钟信号DCLK来对反相器的逻辑低输出做出响应。因此，反相器50在其输入上具有逻辑低，所以给晶体管36的栅极提供了逻辑高输出。晶体管36在其栅极处通过逻辑高导电。因此，随着晶体管36导电而晶体管38在其输入处接收逻辑高，其中时钟信号CLK转换到逻辑高，如果两个晶体管32和34都导电，则反相器44的输入和反相器52的输入将会是逻辑低。因此，如果两个地址信号A6和A7b是逻辑高，则反相器44和52的输入将会是逻辑低，从而引起反相器44和52提供逻辑高输出。通过反相器52的输出提供解码信号A6A7b，使得当两个地址信号A6和A7b是逻辑高的时侯，解码信号A6A7b响应于时钟信号CLK切换到逻辑高而是逻辑高。随着在地址信号是逻辑高的情况下反相器44的输出切换到逻辑高，晶体管42变为非导电而晶体管46变为导电。延迟时钟信号CLK在切换到逻辑高而延迟，使得当晶体管46变为导电的时候晶体管48非导电，但是很快变为导电，从而逻辑低在反相器44的输入上被锁存。由于反相器44的输入被连接到反相器52的输入，独立于完成保持时间的地址信号的逻辑状态，反相器52的输出被锁存在逻辑高。当时钟信号CLK切换到逻辑高的时侯，在解码信号A6A7b作为对两个地址信号A6和A7b是逻辑低的响应而是逻辑高的情况下，锁存解码器24已经被选定。解码信号A6A7b保持逻辑高直到时钟信号CLK切换到逻辑低。当时钟信号CLK切换到逻辑低的时侯，晶体管30变为导电而晶体管38变为非导电，引起反相器44和52提供逻辑低输出，使得解码信号A6A7b变为逻辑低，晶体管42变为导电而晶体管46变为非导电。这在反相器44和52的输入上锁存了逻辑高。延迟时钟信号CLK在延迟时间之后切换到逻辑低，引起晶体管48非导电、反相器50提供逻辑高低输出、以及晶体管36非导电。

当时钟信号CLK切换到逻辑高的时候，在一个或两个地址信号A6和A7b是逻辑低的情况下，反相器44和52的输入上的逻辑状态没有变化。晶体管30不导电，因此不再提供逻辑高，但由于晶体管42导电，反相器44和52的输入被保持在逻辑高的条件下。晶体管40总是导电，其源极处于VDD处并且其栅极接地。因此，解码信号A6A7b保持在逻辑低。延迟时钟DCLK给反相器50的输入提供了逻辑高，反相器50进而又提供了逻辑低输出，从而引起晶体管36到保持时间结束时非导电。在保持时间之后，即使这两个地址信号A6和A7b变为逻辑高，非导电的晶体管36阻止了通过晶体管32、34、36、以及38到地面的电流路径。

当锁存解码器24被选定的时候，时钟驱动28提供了延迟时钟信号DCLK以锁存解码信号A6A7b，该选定是当两个地址信号A6和A7b在设置和保持时间期间是逻辑高的时候的选定。响应于时钟信号CLK切换到逻辑低，延迟时钟信号DCLK被自身锁存。在这样的情况下，晶体管54导电而晶体管62不导电。然后，其结果是反相器68给缓冲器70和晶体管66提供了逻辑低输出，引起缓冲器70提供作为逻辑低的延迟时钟DCLK以及晶体管66变为导电。随着晶体管66导电，反相器68的逻辑低输出被加强。因此，当时钟信号CLK切换到逻辑高的时侯，由于晶体管66导电，反相器68的输入较慢地切换到逻辑低。这增加了在对时钟信号CLK从逻辑低切换到逻辑高做出响应的延迟。

图4示出的是锁存解码器124和时钟驱动128。锁存解码器是锁存解码器24的一个替代，并且是其它锁存解码器的代表性替代，诸如图3所示的锁存解码器20、22、以及26。类似地，时钟驱动128是图3所示的时钟驱动28的一个替代。如图1所示的，时钟驱动128包括延迟器146，该延迟器146接收时钟信号CLK并且提供作为输出的延迟时钟信号DCLK。锁存解码器124包括反相器116、反相器116、P沟道晶体管102、104、106、118、126、130、以及136、以及N沟道晶体管108、110、112、114、120、132、以及134。晶体管102具有源极，该源极被连接到VDD；栅极，该栅极用于接收地址信号A7b；以及漏极，该漏极被连接到节点140。晶体管104具有源极，该源极被连接到VDD；栅极，该栅极用于接收地址信号A6；以及漏极，该漏极被连接到节点140。晶体管106具有源极，该源极被连接到VDD；栅极，该栅极被连接到反相器116的输出；以及漏极，该漏极被连接到节点140。晶体管108具有漏极，该漏极被连接到节点142；栅极，该栅极用于接收地址信号A6；以及源极。晶体管110具有漏极，该漏极被连接到晶体管108的源极；栅极，该栅极用于接收地址信号A7b；以及源极。晶体管112具有漏极，该漏极被连接到晶体管110的源极；栅极，该栅极被连接到反相器116的输出；以及源极。晶体管114具有漏极，该漏极被连接到晶体管112的源极；栅极，该栅极用于接收时钟CLK；以及源极，该源极被接地。晶体管118具有源极，该源极被连接到节点140；漏极，该漏极被连接到节点142；以及栅极，该栅极被连接到晶体管120的栅极。晶体管118和120的栅极被连接到节点144。在节点144提供了解码地址A6A7b作为锁存解码器124的输出。晶体管120具有漏极，该漏极被连接到节点142；栅极，该栅极被连接到节点144；以及源极，该源极被连接到晶体管114的漏极。反相器116具有输入，该输入用于接收延迟时钟信号DCLK。反相器122具有输入，该输入用于接收时钟信号CLK；以及输出，该输出被连接到晶体管134的栅极和晶体管126的栅极。晶体管126具有源极，该源极被连接到VDD；以及漏极。晶体管130具有源极，该源极被连接到晶体管130的漏极；栅极，该栅极被连接到节点142；以及漏极，该漏极被连接到节点144。晶体管132具有漏极，该漏极被连接到节点144；栅极，该栅极被连接到节点142；以及源极，该源极被接地。晶体管134具有漏极，该漏极被连接到节点144；以及源极，该源极被接地。晶体管136具有源极，该源极被连接到VDD；栅极，该栅极用于接收时钟信号CLK。

在操作中，如对于锁存解码器24，地址信号A6和A7b在时钟信号CLK切换到逻辑高之前的设置时间被保持在稳定的逻辑状态，引起晶体管114变为导电而晶体管136变为非导电。通过由反相器122提供的倒置，晶体管134变为非导电而晶体管126变为导电。延迟时钟信号DCLK在由延迟器146提供的延迟持续时间保持在逻辑低，因此，通过由反相器116提供的倒置，晶体管112在延迟持续时间保持导电而晶体管106保持非导电。在时钟信号CLK切换到逻辑高的开始，节点142通过已经导电的晶体管136是逻辑高。由于晶体管132导电，节点144处于逻辑低，晶体管132导电是由于节点142上的逻辑高，因此解码地址信号A6A7b在时钟信号CLK切换到逻辑高时是逻辑低。对于当时钟信号CLK切换到逻辑高的时候，一个或两个地址信号是逻辑低的情况，由于一个或两个晶体管108和110非导电以及一个或两个晶体管102和104导电，节点142保持在逻辑高。随着节点142保持在逻辑高，晶体管132保持导电，因此节点144处的解码地址A6A7b保持在逻辑低。在延迟时间之后，延迟时钟DCLK切换到逻辑高，引起晶体管112通过反相器116的倒置变为非导电而晶体管106变为导电。晶体管118导电，因为节点144是维持晶体管120非导电的逻辑低。随着晶体管106和118导电而晶体管120非导电，节点142被锁存在逻辑高，这进而又维持节点144并且因此解码地址A6A7b处于逻辑低。当时钟CLK切换到逻辑低的时候，晶体管136变为导电而晶体管114变为非导电，以及通过反相器122，晶体管134变为导电而晶体管126变为非导电。因此，处于逻辑低的时钟信号CLK确保了节点144处于逻辑低而节点142处于逻辑高。延迟时钟信号DCLK在延迟持续时间保持在逻辑高，使得晶体管112保持非导电而晶体管106保持导电。在延迟时钟信号DCLK切换到逻辑低之后，晶体管112变为导电而晶体管106变为非导电。随着晶体管106和120非导电，晶体管118和120的锁存效应被禁用。节点144上的逻辑低在时钟信号CLK是逻辑低期间被时钟信号CLK维持，引起晶体管136和134导电而晶体管126和114非导电。锁存解码器准备用于下一个周期，时钟信号CLK在该下一个周期切换到逻辑高。

对于两个地址信号A6和A7b在时钟信号CLK转换到逻辑高处是逻辑高的情况，锁存解码器124也是在这种情况下被选定的，当时钟信号CLK引起晶体管114变为导电的时候，两个晶体管108和110导电。随着延迟时钟信号DCLK处于逻辑低，当晶体管114切换为导电的时候，晶体管112导电，使得节点142具有通过晶体管108、110、112、以及114到地的导电路径，而晶体管136、102、104、以及106非导电，使得节点142切换到地。随着时钟信号CLK切换到逻辑高，晶体管134变为非导电，而晶体管126变为导电。随着节点142切换到逻辑低以及晶体管126导电，晶体管130变为导电而晶体管132变为非导电，使得节点144，以及因此解码地址A6A7b切换到逻辑高。因此，响应于节点142响应于晶体管114变为导电而切换到逻辑低，解码地址A6A7b被切换到逻辑高。晶体管114保持导电而晶体管120变为导电，其中节点144变为逻辑低使得节点142被锁存在逻辑低。使晶体管118非导电，其中节点144处于逻辑低，使得晶体管102、104、以及106从节点142被阻塞。在延迟的持续时间之后，延迟时钟信号DCLK切换到逻辑高，使得晶体管112变为非导电而晶体管106变为非导电。随着晶体管112非导电以及节点142被锁存，可以改变地址信号A6和A7b的逻辑状态而不影响节点142和节点144。因此，解码地址A6A7b被锁存在逻辑高，直到时钟信号CLK切换到逻辑低。当时钟信号CLK切换到逻辑低的时侯，晶体管114变为非导电，晶体管136变为导电，晶体管134变为导电，以及晶体管126变为非导电，这将引起节点142切换到逻辑高以及节点144切换到逻辑低。从节点144到VDD的路径被非导电的晶体管126阻塞。此外，由于节点142是逻辑高，晶体管132导电，使得节点144被两个晶体管134和132保持在逻辑低。因此，解码地址A6A7b被确保为逻辑低，直到下一次发生时钟信号CLK切换到逻辑高。

图5所示的是锁存解码器224，它是图4的锁存解码器124沿着时钟驱动128的变体。锁存解码器224将反相器122和晶体管126、130、132、以及134替换为反相器148和150。相同数目元件的操作对于锁存解码器和锁存解码器124是相同的。反相器150具有输入，该输入被连接到节点142；以及输出，该输出用于提供解码地址信号A6A7b。反相器148具有输入，该输入被连接到节点142；以及输出，该输出被连接到晶体管118和120的栅极。反相器提供了与解码地址信号A6A7b相同的输出，但由于是锁存器的一部分，反相器148的电流驱动比反相器150少。因此，效果是晶体管118和120的栅极在锁存解码器224和锁存解码器124内被相同地连接并且是还包括反相功能（诸如反相器148或晶体管126、130、以及132）的锁存器的一部分。反相器150的输出可以将其输出连接到晶体管118和120的栅极，但会增加反相器150的输出上的电容负载，并且因此减慢解码地址信号A6A7b。当晶体管106导电的时候，反相器148锁存了节点142的逻辑高，这也是当延迟时钟信号DCLK切换到逻辑高的时候节点142的情况。当晶体管114导电的时候，反相器148锁存了逻辑低，这也是当时钟信号CLK切换到逻辑高的时侯，当节点142处于逻辑低的时候。对于锁存解码器124内的节点142，这是相同的条件。当两个地址A6和A7b是逻辑高的时侯，当时钟信号CLK切换到逻辑高的时侯，节点142被切换到逻辑低并且被反相器148锁存，直到时钟信号CLK切换回逻辑低。反相器150提供了作为逻辑高的解码信号A6A7b，该逻辑高意味着锁存解码器124已被选定。当一个或两个地址是逻辑低的时侯，当时钟信号CLK切换到逻辑高的时侯，节点142是逻辑高，当延迟时钟信号DCLK切换到逻辑高的时候，该逻辑高被锁存。响应于地址信号是否提供节点142上的逻辑低或逻辑高，反相被提供作为解码地址信号A6A7b，直到时钟切换回逻辑低，此时，以逻辑低提供解码地址信号A6A7b，直到下一次时钟信号CLK切换到逻辑高。

因此，可以看到，响应于新发起的时钟周期，锁存解码器立即执行解码，并且然后，随后的结果被锁存以提供足够的时间以基于解码地址信号执行字线访问。然后，解码地址信号在时钟周期期间被移除，使得在新地址被接收之前旧解码值已被移除。因此，在每个时钟周期的开始，解码可以可靠地进行，而不必等待延迟时钟信号来开始解码。

目前应当了解提供了一种存储器，所述存储器包括具有多个字线的存储器阵列。所述存储器进一步包括多个锁存预解码器。每一个预解码器包括锁存器。每一个预解码器进一步包括第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到所述锁存器的第二电流电极、以及耦合到时钟信号的控制电极。每一个预解码器进一步包括与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极。每一个预解码器进一步包括所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极。每一个预解码器进一步包括所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极。每一个预解码器进一步包括所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极。每一个预解码器进一步包括输出，其中所述输出在所述时钟信号的时钟周期的第一部分期间提供了与所述锁存器中的锁存值相对应的预解码值以及在所述时钟信号的所述时钟周期的第二部分期间提供了预定逻辑电平，其中所述预解码值表示所述第一和第二地址位信号的逻辑函数。所述存储器进一步包括耦合在所述多个锁存预解码器和所述存储器阵列之间的字线驱动逻辑，其中所述字线驱动逻辑基于在所述时钟周期的所述第一部分期间通过所述多个锁存预解码器提供的预解码值激活了所述多个字线的选定字线。所述存储器可能具有进一步的特征，通过该特征所述存储器被配置成接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器中的每一个，所述第一地址位信号是所述N个地址位信号中的一个或是所述N个地址位信号的所述一个的补充，以及所述第二地址位信号是所述N个地址位信号中的另一个的补充的所述N个地址位信号的所述另一个。所述存储器可能具有进一步的特征，通过该特征，所述锁存预解码器中的每一个使用所述第一地址位信号和所述第二地址位信号的地址位信号的独特组合。所述存储器可能具有进一步的特征，通过该特征，对于所述多个锁存预解码器中的每一个，在所述时钟周期的所述第一部分期间提供的所述预解码值表示所述第一地址位信号和所述第二地址位信号的“与”（AND）操作。

还描述的是一种具有存储器阵列的存储器，所述存储器阵列具有多个字线。所述存储器进一步包括多个锁存预解码器。每一个预解码器包括第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到电路节点的第二电流电极，以及耦合到时钟信号的控制电极。每一个预解码器进一步包括与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极。预解码器进一步包括所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极。每一个预解码器进一步包括所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极。每一个预解码器进一步包括所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极。每一个预解码器进一步包括第一导电类型的第六晶体管，该第六晶体管具有耦合到所述电源电压的第一电流电极、控制电极、以及耦合到所述电路节点的第二电流电极。每一个预解码器进一步包括所述第二导电类型的第七晶体管，该第七晶体管具有耦合到所述电路节点的第一电流电极、耦合到所述第六晶体管的所述控制电极的控制电极、以及第二电流电极。每一个预解码器进一步包括第一反相器，该第一反相器具有耦合到所述电路节点的输入、以及耦合到所述第六和第七晶体管的所述控制电极的输出。每一个预解码器进一步包括第八晶体管，该第八晶体管具有耦合到所述第七晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟版本的控制电极、以及耦合到地的第二电流电极。每一个预解码器进一步包括第二反相器，该第二反相器具有耦合到所述电路节点的输入、以及输出。所述存储器进一步包括字线驱动逻辑，该字线驱动逻辑耦合到所述多个锁存预解码器中的每一个的所述第二反相器的所述输出以及耦合到所述存储器阵列的所述多个字线。所述存储器可能具有进一步的特征，通过该特征所述存储器被配置成接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器中的每一个，所述第一地址位信号是所述N个地址位信号中的一个或是所述N个地址位信号中的所述一个的补充，以及所述第二地址位信号是所述N个地址位信号中的另一个的补充的所述N个地址位信号中的所述另一个,并且其中所述锁存预解码器中的每一个使用所述第一地址位信号和所述第二地址位信号的地址位信号的独特组合。

还描述的是一种包括存储器阵列的存储器，所述存储器阵列具有多个字线。所述存储器进一步包括多个锁存预解码器。每一个锁存预解码器包括第一导电类型的第一晶体管，该第一晶体管具有耦合到电源电压的第一电流电极、耦合到第一电路节点的第二电流电极、以及耦合到时钟信号的控制电极。每一个锁存预解码器进一步包括与所述第一导电类型相反的第二导电类型的第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极。每一个锁存预解码器进一步包括所述第二导电类型的第三晶体管，该第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极。每一个锁存预解码器进一步包括所述第二导电类型的第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极。每一个锁存预解码器进一步包括所述第二导电类型的第五晶体管，该第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极。每一个锁存预解码器进一步包括第一导电类型的第六晶体管，该第六晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第二地址位信号的控制电极、以及耦合到第二电路节点的第二电流电极。每一个锁存预解码器进一步包括所述第一导电类型的第七晶体管，该第七晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第二地址位信号的控制电极，以及耦合到所述第二电路节点的第二电流电极。每一个锁存预解码器进一步包括所述第一导电类型的第八晶体管，该第八晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及耦合到所述第二电路节点的第二电流电极。每一个锁存预解码器进一步包括第九晶体管，该第九晶体管具有耦合到所述第二电路节点的第一电流电极、控制电极、以及耦合到所述第一电路节点的第二电流电极。每一个锁存预解码器进一步包括第十晶体管，该第十晶体管具有耦合到所述第一电路节点的第一电流电极、耦合到所述第九晶体管的所述控制电极的控制电极、以及耦合到所述第五晶体管的所述第一电流电极的第二电流电极。每一个锁存预解码器进一步包括第一反相器，该第一反相器具有耦合到所述第一电路节点的输入、以及耦合到所述第九和第十晶体管的所述控制电极的输出。每一个锁存预解码器进一步包括第二反相器，该第二反相器具有耦合到所述第一电路节点的输入、以及输出。所述存储器进一步包括字线驱动逻辑，该字线驱动逻辑耦合到所述多个锁存预解码器中的每一个的所述第二反相器的所述输出以及耦合到所述存储器阵列的所述多个字线。所述存储器可能具有进一步的特征，通过该特征所述第二反相器的所述输出中的每一个响应于所述时钟信号的上升沿而同时提供预解码值以及响应于所述时钟信号的下降沿而同时提供逻辑电平低。其中当所述第二反相器的所述输出提供所述预解码值的时候，所述字线驱动逻辑基于所述预解码值激活了所述多个字线的选定字线，以及当所述第二反相器的所有输出提供所述逻辑电平低的时候，所述字线驱动没有激活所述多个字线的字线。

因为实现本发明的装置大部分是由本领域所属技术人员所熟知的电子组件以及电路组成，所以不会在比上述所说明的认为有必要的程度大的任何程度上解释电路的细节，以理解和认识本发明的基本概念并且为了不混淆或偏离本发明的教导。

虽然本发明已关于具体导电类型或电位极性进行了描述，但是技术人员理解导电类型和电位极性可以是相反的。

虽然在此参照具体实施例描述了本发明，但是在不脱离如权利要求所阐述的本发明的范围的情况下，可以进行各种修改以及变化。例如，字线或地址信号的数目可以改变。因此，说明书以及附图应当被认为是说明性而不是限制性的，并且所有这样的修改都旨在包括在本发明的范围内。在此关于具体实施例所描述的任何益处、优点或问题的解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或必要的特征或元素。

如在此使用的术语“耦合”不旨在限定为直接耦合或机械耦合。

此外，如在此使用的词语“一”或“一个”被定义为一个或不止一个。而且，即使当同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词，在权利要求中诸如“至少一个”以及“一个或多个”的介绍性短语的使用也不应当被解释成暗示通过不定冠词“一”或“一个”进行的另一要求保护的元素的引入将包含这样引入的要求保护的元素的任何特定权利要求限定为仅包含这样的元素的发明。这对定冠词的使用也是如此。

除非另有说明，使用诸如“第一”和“第二”的词语来任意区分这样的词语所描述的元素。因此，这些术语不一定意在指示这样的元素的时间或其它优先次序。

Claims (20)

1.一种存储器，包括：

具有多个字线的存储器阵列；

多个锁存预解码器，其中所述锁存预解码器中的每一个包括：

锁存器；

第一导电类型的第一晶体管，所述第一晶体管具有耦合到电源电压的第一电流电极、耦合到所述锁存器的第二电流电极、以及耦合到时钟信号的控制电极；

与所述第一导电类型相反的第二导电类型的第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极；

所述第二导电类型的第三晶体管，所述第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极；

所述第二导电类型的第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极；

所述第二导电类型的第五晶体管，所述第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极；以及

输出，其中所述输出在所述时钟信号的时钟周期的第一部分期间提供了与所述锁存器中的锁存值相对应的预解码值以及在所述时钟信号的所述时钟周期的第二部分期间提供了预定逻辑电平，其中所述预解码值表示所述第一地址位信号和第二地址位信号的逻辑函数；以及

耦合在所述多个锁存预解码器和所述存储器阵列之间的字线驱动逻辑，其中所述字线驱动逻辑基于在所述时钟周期的所述第一部分期间由所述多个锁存预解码器提供的预解码值激活了所述多个字线的选定字线。

2.根据权利要求1所述的存储器，所述存储器被配置成接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器中的每一个，所述第一地址位信号是所述N个地址位信号中的一个或是所述N个地址位信号的所述一个的补充，以及所述第二地址位信号是所述N个地址位信号中的另一个的补充的所述N个地址位信号的所述另一个。

3.根据权利要求2所述的存储器，其中所述锁存预解码器中的每一个使用所述第一地址位信号和所述第二地址位信号的地址位信号的独特组合。

4.根据权利要求3所述的存储器，其中对于所述多个锁存预解码器中的每一个，在所述时钟周期的所述第一部分期间提供的所述预解码值表示所述第一地址位信号和所述第二地址位信号的“与”操作。

5.根据权利要求3所述的存储器，其中所述预定逻辑电平是逻辑电平零，并且其中，在所述时钟周期的所述第二部分期间，所述多个锁存预解码器的每一个锁存预解码器同时提供所述逻辑电平零。

6.根据权利要求1所述的存储器，其中，对于所述锁存预解码器中的每一个，所述锁存器响应于所述时钟信号的上升沿而锁存了所述锁存值，以及响应于所述时钟信号的下降沿而提供所述逻辑电平零。

7.根据权利要求1所述的存储器，其中，在所述锁存预解码器中的每一个内，所述锁存器包括：

所述第一导电类型的第六晶体管，所述第六晶体管具有耦合到所述电源电压的第一电流电极、控制电极、以及耦合到所述第一晶体管的所述第二电流电极的第二电流电极；

第七晶体管，所述第七晶体管具有耦合到所述第一和第六晶体管的所述第二电流电极的第一电流电极、控制电极、以及第二电流电极；以及

反相器，所述反相器具有耦合到所述第一和第六晶体管的第二电流电极的输入、以及耦合到所述第六晶体管和第七晶体管的所述控制电极的输出。

8.根据权利要求7所述的存储器，其中所述锁存预解码器中的每一个进一步包括：

所述第二导电类型的第八晶体管，所述第八晶体管具有耦合到所述第七晶体管的所述第二电流电极的第一电流电极、耦合到地的第二电流电极、以及耦合到所述时钟信号的延迟版本的控制电极；以及

反相器，所述反相器具有耦合到所述时钟信号的所述延迟版本的输入、以及耦合到所述第四晶体管的所述控制电极的输出。

9.根据权利要求8所述的存储器，进一步包括：

时钟驱动电路，所述时钟驱动电路接收所述时钟信号并且给所述多个锁存预解码器中的每一个提供所述时钟信号的所述延迟版本，其中所述锁存预解码器中的每一个在所述时钟信号的上升沿发生之后以预定延迟锁存了所述锁存值，其中至少部分地由所述时钟驱动电路提供所述预定延迟。

10.根据权利要求9所述的存储器，其中所述时钟驱动电路包括：

追踪反相器，所述追踪反相器接收所述时钟信号并且追踪每一个锁存预解码器中的所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、以及第五晶体管的定时；以及

追踪锁存器，所述追踪锁存器追踪每一个锁存预解码器中的所述锁存器的定时。

11.根据权利要求1所述的存储器，其中所述锁存预解码器中的每一个包括：

所述第一导电类型的第六晶体管，所述第六晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第二地址位信号的控制电极，以及耦合到所述锁存器的第二电流电极；以及

所述第一导电类型的第七晶体管，所述第七晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第一地址位信号的控制电极，以及耦合到所述第六晶体管的所述第二电流电极的第二电流电极；以及

所述第一导电类型的第八晶体管，所述第八晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述时钟信号的所述延迟的和反相的版本的控制电极、以及耦合到所述第六晶体管的所述第二电流电极的第二电流电极。

12.根据权利要求11所述的存储器，其中在所述锁存预解码器中的每一个内，所述锁存器包括：

所述第一导电类型的第九晶体管，所述第九晶体管具有耦合到所述第六晶体管的所述控制电极的第一电流电极、控制电极、以及耦合到所述第一晶体管的所述第二电流电极的第二电流电极；

所述第一导电类型的第十晶体管，所述第十晶体管具有耦合到所述第一晶体管和第九晶体管的所述第二电流电极的第一电流电极、耦合到所述第九晶体管的所述控制电极的控制电极、以及耦合到所述第五晶体管的所述第一电流电极的第二电流电极；以及

反相器，所述反相器具有耦合到所述第一晶体管和第九晶体管的所述第二电流电极的输入、以及耦合到所述第十晶体管的所述控制电极的输出。

13.根据权利要求11所述的存储器，其中在所述锁存预解码器中的每一个内，所述锁存器包括：

所述第一导电类型的第九晶体管，所述第九晶体管具有耦合到所述第六晶体管的所述第二控制电极的第一电流电极、控制电极、以及耦合到所述第一晶体管的所述第二电流电极的第二电流电极；

所述第二导电类型的第十晶体管，所述第十晶体管具有耦合到所述第一晶体管和第九晶体管的所述第二电流电极的第一电流电极、耦合到所述第九晶体管的所述控制电极的控制电极、以及耦合到所述第五晶体管的所述第一电流电极的第二电流电极；

所述第一导电类型的第十一晶体管，所述第十一晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述时钟信号的反相的版本的控制电极、以及第二电流电极；

所述第一导电类型的第十二晶体管，所述第十二晶体管具有耦合到所述第十一晶体管的所述第二电流电极的第一电流电极、耦合到所述第一晶体管和第九晶体管的所述第二电流电极的控制电极、以及第二电流电极；

所述第二导电类型的第十三晶体管，所述第十三晶体管具有连接到所述第十二晶体管的所述第二电流电极的第一电流电极、耦合到所述第十二晶体管的所述控制电极的控制电极、以及耦合到地的第二电流电极；以及

所述第二导电类型的第十四晶体管，所述第十四晶体管具有耦合到所述第十二晶体管的所述第二电流电极和所述第十晶体管的所述控制电极的第一电流电极、耦合到所述时钟信号的所述反相版本的控制电极、以及耦合到地的第二电流电极。

14.一种存储器，包括：

具有多个字线的存储器阵列；

多个锁存预解码器，其中每一个所述锁存预解码器包括：

第一导电类型的第一晶体管，所述第一晶体管具有耦合到电源电压的第一电流电极、耦合到电路节点的第二电流电极，以及耦合到时钟信号的控制电极；

与所述第一导电类型相反的第二导电类型的第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极；

所述第二导电类型的第三晶体管，所述第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极；

所述第二导电类型的第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极；

所述第二导电类型的第五晶体管，所述第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极；

所述第一导电类型的第六晶体管，所述第六晶体管具有耦合到所述电源电压的第一电流电极、控制电极、以及耦合到所述电路节点的第二电流电极；

所述第二导电类型的第七晶体管，所述第七晶体管具有耦合到所述电路节点的第一电流电极、耦合到所述第六晶体管的所述控制电极的控制电极、以及第二电流电极；

第一反相器，所述第一反相器具有耦合到所述电路节点的输入、以及耦合到所述第六晶体管和第七晶体管的所述控制电极的输出；

第八晶体管，所述第八晶体管具有耦合到所述第七晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟版本的控制电极、以及耦合到地的第二电流电极；以及

第二反相器，所述第二反相器具有耦合到所述电路节点的输入、以及输出；以及

字线驱动逻辑，所述字线驱动逻辑耦合到所述多个锁存预解码器中的每一个的所述第二反相器的所述输出以及耦合到所述存储器阵列的所述多个字线。

15.根据权利要求14所述的存储器，其中所述第二反相器的所述输出中的每一个响应于所述时钟信号的上升沿而同时提供预解码值以及响应于所述时钟信号的下降沿而同时提供逻辑电平低。

16.根据权利要求15所述的存储器，其中当所述第二反相器的所述输出提供所述预解码值的时候，所述字线驱动逻辑基于所述预解码值激活了所述多个字线的选定字线，以及当所述第二反相器的所有输出提供所述逻辑电平低的时候，所述字线驱动没有激活所述多个字线的字线。

17.根据权利要求14所述的存储器，其中所述存储器被配置成接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器中的每一个，所述第一地址位信号是所述N个地址位信号中的一个或是所述N个地址位信号中的所述一个的补充，以及所述第二地址位信号是所述N个地址位信号中的另一个的补充的所述N个地址位信号中的所述另一个，并且其中所述锁存预解码器中的每一个使用所述第一地址位信号和所述第二地址位信号的地址位信号的独特组合。

18.一种存储器，包括：

具有多个字线的存储器阵列；

多个锁存预解码器，其中所述锁存预解码器中的每一个包括：

第一导电类型的第一晶体管，所述第一晶体管具有耦合到电源电压的第一电流电极、耦合到第一电路节点的第二电流电极、以及耦合到时钟信号的控制电极；

与所述第一导电类型相反的第二导电类型的第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极；

所述第二导电类型的第三晶体管，所述第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极；

所述第二导电类型的第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极；

所述第二导电类型的第五晶体管，所述第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极；

所述第一导电类型的第六晶体管，所述第六晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第二地址位信号的控制电极、以及耦合到第二电路节点的第二电流电极；

所述第一导电类型的第七晶体管，所述第七晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述第二地址位信号的控制电极，以及耦合到所述第二电路节点的第二电流电极；

所述第一导电类型的第八晶体管，所述第八晶体管具有耦合到所述电源电压的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及耦合到所述第二电路节点的第二电流电极；

第九晶体管，所述第九晶体管具有耦合到所述第二电路节点的第一电流电极、控制电极、以及耦合到所述第一电路节点的第二电流电极；

第十晶体管，所述第十晶体管具有耦合到所述第一电路节点的第一电流电极、耦合到所述第九晶体管的所述控制电极的控制电极、以及耦合到所述第五晶体管的所述第一电流电极的第二电流电极；

第一反相器，所述第一反相器具有耦合到所述第一电路节点的输入、以及耦合到所述第九晶体管和第十晶体管的所述控制电极的输出；以及

第二反相器，所述第二反相器具有耦合到所述第一电路节点

的输入、以及输出；以及

字线驱动逻辑，所述字线驱动逻辑耦合到所述多个锁存预解码器中的每一个的所述第二反相器的所述输出以及耦合到所述存储器阵列的所述多个字线。

19.根据权利要求18所述的存储器，其中所述第二反相器的所述输出中的每一个响应于所述时钟信号的上升沿而同时提供预解码值以及响应于所述时钟信号的下降沿而同时提供逻辑电平低，其中当所述第二反相器的所述输出提供所述预解码值的时候，所述字线驱动逻辑基于所述预解码值激活了所述多个字线的选定字线，以及当所述第二反相器的所有输出提供所述逻辑电平低的时候，所述字线驱动没有激活所述多个字线的字线。

20.根据权利要求18所述的存储器，其中所述存储器被配置成接收N个地址位信号以访问所述存储器阵列内的位置，并且其中，对于所述锁存预解码器中的每一个，所述第一地址位信号是所述N个地址位信号中的一个或是所述N个地址位信号中的所述一个的补充，以及所述第二地址位信号是所述N个地址位信号中的另一个的补充的所述N个地址位信号中的所述另一个，并且其中所述锁存预解码器中的每一个使用所述第一地址位信号和所述第二地址位信号的地址位信号的独特组合。

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