JP2013257935A - クロックサイクルの第1の部分におけるワード線活性化によるクロック制御メモリ - Google Patents
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Abstract
【解決手段】メモリは複数のラッチプリデコーダを備える。各ラッチプリデコーダは、電源電圧とラッチとの間に結合されクロック信号に結合される制御電極を有する第1のトランジスタと、第1のトランジスタに結合され第1のアドレスビット信号に結合される制御電極を有する第2のトランジスタと、第2のトランジスタに結合され第2のアドレスビット信号に結合される制御電極を有する第3のトランジスタと、第3のトランジスタに結合されクロック信号が遅延され反転された信号に結合される制御電極とを有する第4のトランジスタと、第4のトランジスタとグランドとの間に結合されクロック信号に結合される制御電極を有する第5のトランジスタと、クロック信号のクロックサイクルの第1の部分では事前復号値が提供され、クロックサイクルの第2の部分では所定の論理レベルが提供される出力とを含む。
【選択図】図3
Description
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、ワード線またはアドレス信号の数は異なることができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
別途記載されない限り、「第1の」および「第2の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
Claims (20)
- メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダと、
前記複数のラッチプリデコーダと前記メモリアレイとの間に結合されているワード線ドライバロジックと、を備え、
前記複数のラッチプリデコーダの各々は、
ラッチと、
電源電圧に結合される第1の電流電極と、前記ラッチに結合される第2の電流電極と、クロック信号に結合される制御電極とを有する、第1の導電型の第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第1のアドレスビット信号に結合される制御電極とを有する、前記第1の導電型の反対の導電型である第2の導電型の第2のトランジスタと、
前記第2のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第2のアドレスビット信号に結合される制御電極とを有する、前記第2の導電型の第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第2の電流電極とを有する、前記第2の導電型の第4のトランジスタと、
前記第4のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第5のトランジスタと、
出力と、を備え、該出力は、前記クロック信号のクロックサイクルの第1の部分では前記ラッチにおいてラッチされた値に対応する事前復号値を提供し、前記クロック信号の前記クロックサイクルの第2の部分では所定の論理レベルを提供し、前記事前復号値は前記第1のアドレスビット信号および前記第2のアドレスビット信号の論理関数を表し、
前記ワード線ドライバロジックは、前記クロックサイクルの前記第1の部分に前記複数のラッチプリデコーダによって提供される前記事前復号値に基づいて、前記複数のワード線のうちの選択されるワード線を活性化させる、メモリ。 - 前記メモリは、メモリアレイ内のロケーションにアクセスするためにN個のアドレスビット信号を受信するように構成されており、前記ラッチプリデコーダの各々について、前記第1のアドレスビット信号は前記N個のアドレスビット信号のうちの1つであるか、その補数信号であり、前記第2のアドレスビット信号は、前記N個のアドレスビット信号のうちの別の1つの信号であるか、その補数信号である、請求項1に記載のメモリ。
- 前記ラッチプリデコーダの各々は、前記第1のアドレスビット信号および前記第2のアドレスビット信号について、アドレスビット信号の一意の組み合わせを用いる、請求項2に記載のメモリ。
- 前記複数のラッチプリデコーダの各々について、前記クロックサイクルの前記第1の部分に提供される前記事前復号値は、前記第1のアドレスビット信号および前記第2のアドレスビット信号の論理積を表す、請求項3に記載のメモリ。
- 前記所定の論理レベルは論理レベル0であり、前記クロックサイクルの前記第2の部分では、前記複数のラッチプリデコーダのすべてのラッチプリデコーダは同時に論理レベル0を提供する、請求項3に記載のメモリ。
- 前記ラッチプリデコーダの各々について、前記クロック信号の立ち上がりエッジに応答して前記ラッチが前記ラッチ値をラッチし、前記クロック信号の立ち下がりエッジに応答して論理レベル0が提供される、請求項1に記載のメモリ。
- 前記ラッチプリデコーダの各々において、前記ラッチは、
前記電源電圧に結合される第1の電流電極と、制御電極と、前記第1のトランジスタの前記第2の電流電極に結合される第2の電流電極とを有する、前記第1の導電型の第6のトランジスタと、
前記第1のトランジスタおよび第6のトランジスタの前記第2の電流電極に結合される第1の電流電極と、制御電極と、第2の電流電極とを有する、前記第2の導電型の第7のトランジスタと、
前記第1のトランジスタおよび第6のトランジスタの第2の電流電極に結合される入力と、前記第6のトランジスタおよび第7のトランジスタの前記制御電極に結合される出力とを有するインバータと、を備える、請求項1に記載のメモリ。 - 前記ラッチプリデコーダの各々は、
前記第7のトランジスタの前記第2の電流電極に結合される第1の電流電極と、グランドに結合される第2の電流電極と、前記クロック信号が遅延された信号に結合される制御電極とを有する、前記第2の導電型の第8のトランジスタと、
前記クロック信号が前記遅延された信号に結合される入力と、前記第4のトランジスタの前記制御電極に結合される出力とを有するインバータと、をさらに備える、請求項7に記載のメモリ。 - 前記クロック信号を受信して前記クロック信号が遅延された信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路をさらに備え、前記ラッチプリデコーダの各々は、前記クロック信号の立ち上がりエッジの発生から所定の遅延の後に前記ラッチ値をラッチし、該所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供される、請求項8に記載のメモリ。
- 前記クロックドライバ回路は、
前記クロック信号を受信して各ラッチプリデコーダにおける第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、および第5のトランジスタのタイミングをトラッキングするトラッキングインバータと、
各ラッチプリデコーダにおけるラッチのタイミングをトラッキングするトラッキングラッチと、を備える、請求項9に記載のメモリ。 - 前記ラッチプリデコーダの各々は、
前記電源電圧に結合される第1の電流電極と、前記第2のアドレスビット信号に結合される制御電極と、前記ラッチに結合される第2の電流電極とを有する、前記第1の導電型の第6のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記第1のアドレスビット信号に結合される制御電極と、前記第6のトランジスタの前記第2の電流電極に結合される第2の電流電極とを有する、前記第1の導電型の第7のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、前記第6のトランジスタの前記第2の電流電極に結合される第2の電流電極とを有する、前記第1の導電型の第8のトランジスタと、を備える、請求項1に記載のメモリ。 - 前記ラッチプリデコーダの各々において、前記ラッチは、
前記第6のトランジスタの前記制御電極に結合される第1の電流電極と、制御電極と、前記第1のトランジスタの前記第2の電流電極に結合される第2の電流電極とを有する、前記第1の導電型の第9のトランジスタと、
前記第1のトランジスタおよび第9のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記第9のトランジスタの前記制御電極に結合される制御電極と、前記第5のトランジスタの前記第1の電流電極に結合される第2の電流電極とを有する、前記第2の導電型の第10のトランジスタと、
前記第1のトランジスタおよび第9のトランジスタの第2の電流電極に結合される入力と、前記第10のトランジスタの前記制御電極に結合される出力とを有するインバータと、を備える、請求項11に記載のメモリ。 - 前記ラッチプリデコーダの各々において、前記ラッチは、
前記第6のトランジスタの前記第2の電流電極に結合される第1の電流電極と、制御電極と、前記第1のトランジスタの前記第2の電流電極に結合される第2の電流電極とを有する、前記第1の導電型の第9のトランジスタと、
前記第1のトランジスタおよび第9のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記第9のトランジスタの前記制御電極に結合される制御電極と、前記第5のトランジスタの前記第1の電流電極に結合される第2の電流電極とを有する、前記第2の導電型の第10のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記クロック信号が反転した信号に結合される制御電極と、第2の電流電極とを有する、前記第1の導電型の第11のトランジスタと、
前記第11のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記第1のトランジスタおよび前記第9のトランジスタの前記第2の電流電極に結合される制御電極と、第2の電流電極とを有する、前記第1の導電型の第12のトランジスタと、
前記第12のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記第12のトランジスタの前記制御電極に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第13のトランジスタと、
前記第12のトランジスタの前記第2の電流電極および前記第10のトランジスタの前記制御電極に結合される第1の電流電極と、前記クロック信号が反転した信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第14のトランジスタと、を備える、請求項11に記載のメモリ。 - メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダであって、該複数のラッチプリデコーダの各々は、
電源電圧に結合される第1の電流電極と、回路ノードに結合される第2の電流電極と、クロック信号に結合される制御電極とを有する、第1の導電型の第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第1のアドレスビット信号に結合される制御電極とを有する、前記第1の導電型の反対の導電型である第2の導電型の第2のトランジスタと、
前記第2のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第2のアドレスビット信号に結合される制御電極とを有する、前記第2の導電型の第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第2の電流電極とを有する、前記第2の導電型の第4のトランジスタと、
前記第4のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第5のトランジスタと、
前記電源電圧に結合される第1の電流電極と、制御電極と、前記回路ノードに結合される第2の電流電極とを有する、前記第1の導電型の第6のトランジスタと、
前記回路ノードに結合される第1の電流電極と、前記第6のトランジスタの前記制御電極に結合される制御電極と、第2の電流電極とを有する、前記第2の導電型の第7のトランジスタと、
前記回路ノードに結合される入力と、前記第6のトランジスタの前記制御電極および第7のトランジスタの前記制御電極に結合される出力とを有する第1のインバータと、
前記第7のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号が遅延された信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、第8のトランジスタと、
前記回路ノードに結合される入力と、出力とを有する第2のインバータと、を備える、複数のラッチプリデコーダと、
前記複数のラッチプリデコーダの各々の前記第2のインバータの前記出力と、前記メモリアレイの前記複数のワード線とに結合されるワード線ドライバロジックと、を備えるメモリ。 - 前記第2のインバータの前記出力の各々は、前記クロック信号の立ち上がりエッジに応答して事前復号値を同時に提供し、前記クロック信号の立ち下がりエッジに応答して論理レベルローを同時に提供する、請求項14に記載のメモリ。
- 前記ワード線ドライバロジックは、前記第2のインバータの前記出力が前記事前復号値を提供するとき、前記事前復号値に基づいて前記複数のワード線のうちの選択されるワード線を活性化させ、前記ワード線ドライバは、前記第2のインバータの前記出力すべてが論理レベルローを提供するとき、前記複数のワード線のワード線を活性化させない、請求項15に記載のメモリ。
- 前記メモリは、メモリアレイ内のロケーションにアクセスするためにN個のアドレスビット信号を受信するように構成されており、前記ラッチプリデコーダの各々について、前記第1のアドレスビット信号は前記N個のアドレスビット信号のうちの1つであるか、その補数信号であり、前記第2のアドレスビット信号は、前記N個のアドレスビット信号のうちの別の1つの信号であるか、その補数信号であり、前記ラッチプリデコーダの各々は、前記第1のアドレスビット信号および前記第2のアドレスビット信号について、アドレスビット信号の一意の組み合わせを用いる、請求項14に記載のメモリ。
- メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダであって、該複数のラッチプリデコーダの各々は、
電源電圧に結合される第1の電流電極と、第1の回路ノードに結合される第2の電流電極と、クロック信号に結合される制御電極とを有する、第1の導電型の第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第1のアドレスビット信号に結合される制御電極とを有する、前記第1の導電型の反対の導電型である第2の導電型の第2のトランジスタと、
前記第2のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第2のアドレスビット信号に結合される制御電極とを有する、前記第2の導電型の第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第2の電流電極とを有する、前記第2の導電型の第4のトランジスタと、
前記第4のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第5のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記第2のアドレスビット信号に結合される制御電極と、第2の回路ノードに結合される第2の電流電極とを有する、前記第1の導電型の第6のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記第2のアドレスビット信号に結合される制御電極と、前記第2の回路ノードに結合される第2の電流電極とを有する、前記第1の導電型の第7のトランジスタと、
前記電源電圧に結合される第1の電流電極と、前記クロックが遅延され反転された信号に結合される制御電極と、前記第2の回路ノードに結合される第2の電流電極とを有する、前記第1の導電型の第8のトランジスタと、
前記第2の回路ノードに結合される第1の電流電極と、制御電極と、前記第1の回路ノードに結合される第2の電流電極とを有する、第9のトランジスタと、
前記第1の回路ノードに結合される第1の電流電極と、前記第9のトランジスタの前記制御電極に結合される制御電極と、前記第5のトランジスタの前記第1の電流電極に結合される第2の電流電極とを有する、第10のトランジスタと、
前記第1の回路ノードに結合される入力と、前記第9のトランジスタの前記制御電極および第10のトランジスタの前記制御電極に結合される出力とを有する第1のインバータと、
前記第1の回路ノードに結合される入力と、出力とを有する第2のインバータと、を備える、複数のラッチプリデコーダと、
前記複数のラッチプリデコーダの各々の前記第2のインバータの前記出力と、前記メモリアレイの前記複数のワード線とに結合されるワード線ドライバロジックと、を備えるメモリ。 - 前記第2のインバータの前記出力の各々は、前記クロック信号の立ち上がりエッジに応答して事前復号値を同時に提供し、前記クロック信号の立ち下がりエッジに応答して論理レベルローを同時に提供し、前記ワード線ドライバロジックは、前記第2のインバータの前記出力が前記事前復号値を提供するとき、前記事前復号値に基づいて前記複数のワード線のうちの選択されるワード線を活性化させ、前記ワード線ドライバは、前記第2のインバータの前記出力すべてが論理レベルローを提供するとき、前記複数のワード線のワード線を活性化させない、請求項18に記載のメモリ。
- 前記メモリは、メモリアレイ内のロケーションにアクセスするためにN個のアドレスビット信号を受信するように構成されており、前記ラッチプリデコーダの各々について、前記第1のアドレスビット信号は前記N個のアドレスビット信号のうちの1つであるか、その補数信号であり、前記第2のアドレスビット信号は、前記N個のアドレスビット信号のうちの別の1つの信号であるか、その補数信号であり、前記ラッチプリデコーダの各々は、前記第1のアドレスビット信号および前記第2のアドレスビット信号について、アドレスビット信号の一意の組み合わせを用いる、請求項18に記載のメモリ。
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