JP2000100166A - 切替電源を備えた行デコ―ダ - Google Patents

Abstract

(57)【要約】 【課題】 行デコード回路のワードラインリセット障害
を取り除くようにする。 【解決手段】 行デコード回路を、第１の出力端子を有
し、第１の電圧範囲を有する第１のアドレス信号を受け
るように結合され、第１および第２の論理レベルの一方
を有する第１の出力信号を発生するデコード回路と、前
記第１の出力信号と電源信号とを受けるように結合さ
れ、第２の電圧範囲を有する第２の出力信号を発生する
出力回路と、前記第２の出力信号を受けるように結合さ
れ、前記第１の出力端子を前記第２の出力信号の第１お
よび第２の論理状態の一方に応じて電圧端子に結合する
ように構成された第１のラッチトランジスタと、前記第
２の出力信号を受けるように結合され、前記第１の出力
端子を前記第２の出力信号の前記第１および第２の論理
状態の他方に応じて基準端子に結合するように構成され
た第２のラッチトランジスタと、で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路に関し、よ
り詳細には切替電源を有する行デコーダを備えた集積回
路に関する。

【０００２】

【従来の技術】現在の相補型金属酸化物半導体（ＣＭＯ
Ｓ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路はデスクトップおよびポータブルコンピュータシス
テムを含む広範囲の応用において主メモリのためにしば
しば使用されている。これらダイナミックランダムアク
セスメモリ回路は単一アクセストランジスタとデータを
表す電荷を記憶する記憶コンデンサとによって形成され
るメモリセルをしばしば用いている。ダイナミックラン
ダムアクセスメモリ回路においてより高速性とより大き
なセル密度のための増加しつつある要求は動作電圧とメ
モリセルの特徴部サイズとを減少することによって部分
的に満足されてきた。動作電圧のこの減少は活性信号ラ
インに転送されなければならない全電荷を減少させる。
特徴部サイズの減少は信号ラインの負荷容量を減少させ
る。しかしながら、ワードラインのような大きな容量の
信号ラインは速度要求を満足するために依然として大き
なドライブトランジスタを必要とする。更にまた、バン
クに編成されたメモリ回路の活性ワードラインはラッチ
されなければならない。これらラッチされた活性ワード
ラインは最初のバンクの活性化解除なしに代替バンクの
ワードラインの活性化を可能にする。

【０００３】従来技術の行デコード回路は各ドライブ回
路の負荷容量を減少するためにセグメント化ワードライ
ンを有している。従来技術の図６のデコード回路は各大
域行デコード回路６００のための３６のワードラインセ
グメントドライブ回路６５０を有している。動作におい
て、大域行デコード回路６００の大域ワードライン信号
／ＷＬＧＳはトランジスタ６１１によって高に予め充電
される。アドレス信号がトランジスタ６１５およびおよ
び６１９をオンにしかつブロック選択信号／ＢＳＥＬ２
が低にドライブされると、大域行デコード回路が選択さ
れる。結果の電流路は端子６１３を放電し、３６のワー
ドラインセグメントドライブ回路６５０のそれぞれで大
域ワードライン信号／ＷＬＧＳを低にドライブする。こ
の低のレベルはラッチされず、従ってアドレス信号およ
びブロック選択信号の活性状態によって保持されなけれ
ばならない。図５のＸ＋ドライブ回路はワードラインセ
グメントドライブ回路６５０の１つを選択する。このＸ
＋ドライブ回路はドライブ信号／Ｘ＋を発生するデコー
ド回路５００と相補信号Ｘ＋を発生するバッファインバ
ータ５５０を含んでいる。これらドライブ信号は大域ワ
ードライン選択信号／ＷＬＧＳの低レベル状態と共にワ
ードラインリード６３９に高レベル出力信号ＷＬａを発
生させる。

【０００４】以前のメモリ回路は米国特許第５，６６
８，４８５号、同第５，８０８，４８２号および同第
５，６９６，７２１号に開示されているようにレベル変
換器を備えた行デコード回路を含んでいる。例えば、図
７に示された米国特許第５，８０８，４８２号の行デコ
ード回路はワードライン電圧を上昇させかつアクセスト
ランジスタによる記憶コンデンサでのスレッショルド電
圧損失を回避するためにレベル変換器を用いている。こ
の行デコード回路は、ブロック選択信号ＢＳ＿が低にド
ライブされかつアドレス信号ＲＦＪおよびＲＦＫが高に
ドライブされると活性化される。トランジスタ７０６の
制御ゲートでのこの結果の低信号はトランジスタ７１２
の制御ゲートを高電源Ｖ_PPに結合し、それによってワー
ドラインドライブ回路７２２を活性化する。このデコー
ド回路はブロック選択信号ＢＳ＿が高になるとリセット
される。この高レベルはトランジスタ７０４をオフに
し、トランジスタ７１０をオンにする。この状態におい
て、トランジスタ７０６および７１０は共に導電状態で
ある。トランジスタ７０６はドライブ回路７２２の迅速
活性化のために設計された幅対長さ比を持たなければな
らない。しかしながら、トランジスタ７１０はトランジ
スタ７０６に打ち勝ちかつデコード回路をオフにするの
に十分な幅対長さ比を持たなければならない。トランジ
スタ７０６および７１０間のこの関係が図８の模擬波形
によって示されている。そこにおいて、トランジスタ７
１０の幅は２．０μｍに保持されているが、トランジス
タ７０６の幅は０．８μｍ、３．０μｍおよび６．０μ
ｍの幅を想定している。トランジスタ７０６の６．０μ
ｍの幅は行アドレスストローブ信号ＲＡＳの低レベルに
応じるワードラインの立上り時間を向上するかもしれな
いが、デコード回路は行アドレスストローブ信号ＲＡＳ
の高レベルに応じるリセットの障害となる。リセットの
この障害の結果出力信号に中間状態が生じ、ワードライ
ンに沿ってデータを失ってターンオフの障害となる。ト
ランジスタ７１０の幅の対応する増大はデコード回路の
ためにより大きな領域を必要とするといった欠点を生じ
させてしまう。

【０００５】

【発明が解決しようとする課題】従って、本発明が解決
しようとする課題は従来の上記欠点を解消したデコード
回路を備えた回路を提供することである。

【０００６】

【課題を解決するための手段】上記の問題点は、第１の
出力端子を有するデコード回路であって第１の電圧範囲
を有するアドレス信号を受けるように結合されているデ
コード回路を備えた回路によって解決される。このデコ
ード回路は第１および第２の論理レベルのうちの１つを
有する第１の出力信号を発生する。この第１の出力信号
と電源信号を受けるように出力回路が結合されている。
この出力回路は第２の電圧範囲を有する第２の出力信号
を発生する。この第２の出力信号を受けるように第１の
ラッチトランジスタが結合されている。この第１のラッ
チトランジスタはこの第２の出力信号の第１および第２
の論理状態の一方に応じて第１の出力端子を電圧端子に
結合するように構成されている。この第２の出力信号を
受けるように第２のラッチトランジスタが結合されてい
る。この第２のラッチトランジスタはこの第２の出力信
号の第１および第２の論理状態の他方に応じて第１の出
力端子を基準端子に結合するように構成されている。

【０００７】本発明の電源信号は、デコード回路が要求
領域の増大なしでリセットされる時にドライブおよびリ
セットトランジスタの相対幅の有効性を取り除く。

【０００８】

【発明の実施の形態】本発明のより完全な理解は添付図
面を参照して次のより詳細な説明を読むことによって得
られることができる。

【０００９】ここで、図１を参照すると、そこには同期
ダイナミックランダムアクセスメモリ装置が詳細に表さ
れている。このメモリ装置は４メガビット、４バンクお
よび４ビットアーキテクチャとして組織化されている。
動作において、メモリ装置は制御論理区分１０１でバン
ク活性化、読出しおよび書込み指令のような指令を受け
る。１つまたはそれ以上のメモリバンク１１９を活性化
するバンク活性化指令は読出しまたは書込み指令に先行
する。データは行アドレスストローブＲＡＳ＃並びに端
子１０７で受信した行およびバンクアドレス信号によっ
て指定されると活性バンクの活性行から読み出され、ア
ドレスレジスタ１０９に記憶される。バンクアドレス信
号はバンク制御論理１２３に与えられる。行アドレス信
号は行アドレスｍｕｘ１１５を介して行アドレスラッチ
およびデコード回路１１７に与えられる。従って、ある
ワードライン（図示せず）が高にドライブされると、あ
る特定のバンクの１６のブロックのうちの１つの一列の
メモリセルが活性化される。列アドレスストローブＣＡ
Ｓ＃および列アドレス信号がアドレスレジスタ１０９お
よび列アドレスカウンタ／ラッチ回路１２５を介して列
デコード回路に与えられる。この列アドレスはデータの
読出しまたは書込みのため活性行に沿った特定のメモリ
セルを選択するようにデコードされる。次いで、このデ
ータはそれぞれデータ出力レジスタ１３１またはデータ
入力レジスタ１３３を通る。

【００１０】前に活性化されたバンクの活性ワードライ
ンが高に留まっている間に他のバンクを活性化するため
に引続くバンク活性化指令および行アドレスシーケンス
が使用されてもよい。本発明の行デコード回路は、行デ
コード回路に与えられるアドレス信号をラッチすること
によってではなく、後に詳細に説明されるように最終段
行デコード回路の状態をラッチすることによってこのタ
スクを達成する。この方法は、それが他のアドレス信号
を導通するアドレスバスを開放するため大きな長所とな
る。

【００１１】ここで、図２を参照すれば、図１の行デコ
ード回路１１７に関連して使用されてもよいＸ＋ドライ
ブ回路が表されている。このＸ＋ドライブ回路は、それ
ぞれリード７８および７９での行アドレスビットＡ８〜
Ａ１１の論理的組合せから得られるブロック選択信号Ｂ
Ｓおよび／ＢＳを受ける。ブロック選択信号ＢＳは基準
電圧Ｖ_SSから好ましくは３．１Ｖの高電圧Ｖ_PPまでの電
圧範囲を有する。ブロック選択信号／ＢＳは基準電圧Ｖ
_SSから好ましくは２．５Ｖの外部供給電圧Ｖ_{EX T}までの
電圧範囲を有する。行デコード回路が無能化される時に
ブロック選択信号ＢＳは低であり、トランジスタ２０１
および２０３によって形成されるインバータはリード２
０５に高レベルを発生し、それによってトランジスタ２
１３をオンにする。ブロック選択信号／ＢＳは高とな
り、そのためトランジスタ２１１はオフとなる。従っ
て、Ｘ＋ドライブ回路が無能化されると、トランジスタ
２１３は出力端子８０を基準電圧Ｖ_SSに保持する。ブロ
ック選択信号／ＢＳが低になるとＸ＋ドライブ回路は使
用可能化され、それによりトランジスタ２１１をオンに
しかつ電源信号Ｘ＋を高にドライブする。

【００１２】ここで、図３を参照すれば、そこには本発
明の行デコード回路が詳細に表されている。行デコード
回路は、選択されない時には、リード３２１で低レベル
基準電圧Ｖ_SSを有し、それによりトランジスタ３０１を
オンにしかつトランジスタ３１７をオフにする。トラン
ジスタ３０１は好ましくは３．１Ｖの高電圧Ｖ_PPを端子
３０５に与える。トランジスタ３０３は好ましくは２．
１Ｖの１つのトランジスタのスレッショルド電圧以下の
高電圧Ｖ_PPを出力端子３１９に与える。これらの不選択
すなわち初期電圧レベルはトランジスタ３０７をオフに
しかつトランジスタ３０９をオンにし、それによってリ
ード３２１でのワードライン信号ＷＬを基準電圧Ｖ_SSに
ラッチする。

【００１３】リード７８でのブロック選択信号／ＢＳが
低になると行デコード回路は動作可能化される。この低
レベルはトランジスタ３１１をオフにする。しかしなが
ら、ワードライン信号ＷＬはトランジスタ３０９によっ
て低にラッチされて留まる。リード７８でのブロック選
択信号／ＢＳおよびリード７９でのブロック選択信号Ｂ
Ｓの遷移によりＸ＋ドライブ回路（図２）は電源信号Ｘ
＋を基準電圧Ｖ_SSレベルから高電圧Ｖ_PPレベルにドライ
ブする。行デコード回路はアドレス信号ＲＦＩ、ＲＦＪ
およびＲＦＫの特異な組合せによって選択される。これ
らのアドレス信号すなわち行ファクタはアドレスビット
の予め復号された論理的組合せである。例えば、行ファ
クタセットＲＦＩは行アドレスビットＡ０−Ａ１の全て
真と相補的な組合せとの論理的ＡＮＤとを含んでいる。
行ファクタセットＲＦＪおよびＲＦＫはそれぞれ組合せ
すなわち行アドレスビットＡ２〜Ａ４およびＡ５〜Ａ７
の論理的ＡＮＤを含んでいる。１つの活性行ファクタす
なわち各セットからのアドレス信号は選択された行デコ
ード回路に与えられ、それによってトランジスタ３１３
〜３１５をオンにし、出力端子３１９を基準電圧端子３
１８に結合する。出力端子３１９でのこの低レベルはト
ランジスタ３０９をオフにしかつトランジスタ３０３を
オンにし（これは次いで出力端子３０５を低にドライブ
する）、それによってトランジスタ３０１を介して基準
端子３１８への遷移電流路を確立する。しかしながら、
出力端子３０５での低レベルはトランジスタ３０７をオ
ンにし、電源信号Ｘ＋の高電圧をワードライン端子３２
１に与える。この高電圧レベルはトランジスタ３０１を
オフにし、この遷移電流路を解除する。また、この高電
圧レベルはトランジスタ３１７をオンにし、それによっ
て出力端子３０５および３１９を低にラッチしかつワー
ドライン端子３２１を高にラッチする。行デコード回路
のこのラッチされた状態は高レベルワードライン信号Ｗ
Ｌを保持する上で大きな長所となる。更にまた、リード
８１、８２および８５でのアドレス信号は端子３２１で
のワードライン信号ＷＬの状態をリセットすることなく
他のブロックまたはバンクの他の行デコード回路をアド
レス指定するように変更されてもよい。

【００１４】リード７８のブロック選択信号／ＢＳが高
になると行デコード回路は無能化すなわちリセットされ
る。ブロック選択信号／ＢＳのこの高レベルおよびリー
ド７９（図２）でのブロック選択信号ＢＳの対応する低
レベルは、トランジスタ３１１（図３）がオンになる時
に電源信号Ｘ＋を低にドライブする。従って、ワードラ
イン端子３２１での実質的な容量負荷は抵抗３１１を介
してまたトランジスタ３０７および２１３（図２）の直
列接続を介して同時に放電される。この放電回路は幾つ
かの理由で大きな長所となる。第１に、トランジスタ３
０７はデータアクセス時間制約に応じるようにワードラ
イン負荷容量を初期充電するのに十分に広くなければな
らない。この実質的な設計幅はまた容量性負荷の放電を
容易にする。第２に、トランジスタ３０７および３１１
の相対幅は、両方がワードライン容量を同時に放電する
ため重要ではない。これはワードライン負荷放電時間の
妥協なしでトランジスタ３１１の小さな設計幅を可能に
する。最後に、トランジスタ２１３も、また、それがブ
ロックの１つのワードライン負荷を任意の時間に放電す
るだけでよいので小さな設計幅を有している。従って、
トランジスタ３１１および２１３の最小設計サイズによ
って相当の領域が節約される。トランジスタ３０７およ
び３１１を通る電流路がワードライン負荷容量を放電す
るため、信頼性あるワードラインリセット動作が確保さ
れる。

【００１５】このワードライン信号ＷＬリセットのシミ
ュレーションが図４に示されている。それにおいて、ト
ランジスタ３１１の幅は２．０μｍに保持され、他方ト
ランジスタ３０７の幅は０．８μｍ、３．０μｍおよび
６．０μｍの幅を想定している。行アドレスストローブ
信号ＲＡＳの高対低遷移はメモリ装置の活性サイクルを
開始させる。ワードライン電源信号Ｘ＋はシミュレーシ
ョン時間の８ｎｓで高電圧供給レベルＶ_PPにドライブさ
れる。トランジスタ３０７に対する６．０μｍの幅は最
小立上り時間を与え、これはトランジスタ３０７に対す
る０．８μｍの幅よりも約３ｎｓ速い。この高速の立上
り時間は読出し動作において選択されたメモリセルに記
憶されているデータに対するより高速のアクセスを与え
る。リセット動作は、行アドレスストローブ信号ＲＡＳ
が高論理レベルに戻ると開始される。ブロック選択信号
ＢＳおよび／ＢＳは行アドレスストローブＲＡＳの遷移
に応じてシミュレーション時間の２４ｎｓでワードライ
ン電源信号Ｘ＋を低にドライブする。電源信号Ｘ＋のこ
の低レベルおよびトランジスタ３１１（図３）の導電状
態はトランジスタ３０７の各幅に対して実質的に同時に
ワードライン容量性負荷を放電させる。従って、本発明
の長所は、トランジスタ３０７がワードラインリセット
の有効性の妥協なしにワードライン立上り時間を最適化
するように設計されるということである。他の長所はト
ランジスタ３１１の幅がワードライン放電時間を最適化
するように設計され得ることである。

【００１６】本発明がその好適実施例に関連して詳細に
説明されたが、この説明が単に例示的になされたもので
あり、限定的にされるべきではないことを理解される必
要がある。例えば、本発明の長所はトランジスタ２１１
および２１３がそれぞれのブロック選択信号によって共
にオフにされる場合でも同様実現されることであろう。
電源信号リード８０でのその結果の高インピーダンス状
態はトランジスタ３１１によるワードライン負荷容量の
放電を同様容易にすることになるであろう。更にまた、
高電圧レベルＶ_PPから例えば２．５Ｖのより低い電圧レ
ベルへの電源信号Ｘ＋の遷移はトランジスタ３０７の電
流容量を減少し、それによりワードラインリセット時間
を改善することになろう。

【００１７】更に、本発明の実施例の詳細における数々
の変更がこの説明に関連する当業者にとって明白となろ
うことも理解される必要がある。このような変更および
付加的な実施例が特許請求の範囲で規定されるような本
発明の精神および真の適用範囲内にあることが意図され
る。

【００１８】以上の説明に関して更に以下の項を開示す
る。 （１）第１の出力端子を有し、第１の電圧範囲を有する
第１のアドレス信号を受けるように結合され、第１およ
び第２の論理レベルの一方を有する第１の出力信号を発
生するデコード回路と、前記第１の出力信号と電源信号
とを受けるように結合され、第２の電圧範囲を有する第
２の出力信号を発生する出力回路と、前記第２の出力信
号を受けるように結合され、前記第１の出力端子を前記
第２の出力信号の第１および第２の論理状態の一方に応
じて電圧端子に結合するように構成された第１のラッチ
トランジスタと、前記第２の出力信号を受けるように結
合され、前記第１の出力端子を前記第２の出力信号の前
記第１および第２の論理状態の他方に応じて基準端子に
結合するように構成された第２のラッチトランジスタ
と、を具備する回路。

【００１９】（２）第１項記載の回路において、前記第
１の出力信号は前記第１の電圧範囲より大きな電圧範囲
を有するようにしたことを特徴とする回路。

【００２０】（３）第１項記載の回路において、前記第
２の出力信号に応じてデータを記憶するメモリセルを更
に具備することを特徴とする回路。

【００２１】（４）第３項記載の回路において、前記第
２の電圧範囲は前記第１の出力信号の値よりも大きな値
を有するようにしたことを特徴とする回路。

【００２２】（５）第４項記載の回路において、前記デ
コード回路は複数の復号トランジスタを具備しており、
各復号トランジスタは制御端子を有し、前記復号トラン
ジスタの少なくとも１つの復号トランジスタの制御端子
は前記第１の出力信号を選択的に発生するために前記第
１のアドレス信号を受けるようにしたことを特徴とする
回路。

【００２３】（６）第５項記載の回路において、前記第
１のアドレス信号は複数のアドレス信号からなり、各復
号トランジスタの前記制御端子はこれらアドレス信号の
１つを受けるようにしたことを特徴とする回路。

【００２４】（７）第４項記載の回路において、前記電
源信号は前記第２の電圧範囲を有するようにしたことを
特徴とする回路。

【００２５】（８）第４項記載の回路において、前記出
力回路は、前記第２の出力信号が前記第１の論理状態か
ら前記第２の論理状態へ遷移を行なう間にかつ前記第２
の出力信号が前記第２の論理状態から前記第１の論理状
態に遷移を行なう間に電流を導通するように構成された
出力トランジスタを更に具備することを特徴とする回
路。

【００２６】（９）第１の出力端子を有し、第１のアド
レス信号に応じて前記第１の出力端子に電源信号を発生
するように構成されたドライブ回路と、複数のデコード
回路であって、それぞれのデコード回路がそれぞれの第
２の出力端子を有し、それぞれのデコード回路が第１の
電圧範囲を有する第２のアドレス信号を受けるように結
合されており、それぞれのデコード回路がこれに対して
外部の源から予めの充電信号を受けずに前記それぞれの
第２の出力端子に第１および第２の論理レベルの一方を
有するそれぞれの第２の出力信号を発生するような複数
のデコード回路と、複数の出力回路であって、それぞれ
の出力回路が前記第１の出力端子に結合され、それぞれ
の出力回路がそれぞれのデコード回路の前記それぞれの
第２の出力端子に結合され、それぞれの出力回路が第２
の電圧範囲を有するそれぞれの第３の出力信号を発生す
るような複数の出力回路と、を具備することを特徴とす
る回路。

【００２７】（１０）第９項記載の回路において、前記
それぞれの第３の出力信号を受けるように結合され、前
記それぞれの第２の出力端子を前記それぞれの第３の出
力信号の第１および第２の論理状態の一方に応じて電圧
端子に結合するように構成された第１のラッチトランジ
スタと、前記それぞれの第３の出力信号を受けるように
結合され、前記それぞれの第２の出力端子を前記それぞ
れの第３の出力信号の第１および第２の論理状態の他方
に応じて基準端子に結合するように構成された第２のラ
ッチトランジスタと、を更に具備することを特徴とする
回路。

【００２８】（１１）第９項記載の回路において、前記
それぞれの第２の出力信号に応じてデータを記憶するメ
モリセルを更に具備することを特徴とする回路。

【００２９】（１２）第１１項記載の回路において、そ
れぞれの出力回路は、前記それぞれの第３の出力信号が
前記第１の論理状態から前記第２の論理状態へ遷移を行
なう間にかつ前記それぞれの第３の出力信号が前記第２
の論理状態から前記第１の論理状態に遷移を行なう間に
電流を導通するように構成された出力トランジスタと、
前記第１のアドレス信号を受けるように結合された制御
ゲートを有するリセットトランジスタと、を更に具備す
ることを特徴とする回路。

【００３０】（１３）第１２項記載の回路において、前
記出力トランジスタは前記リセットトランジスタの幅対
長さ比の少なくとも２倍の幅対長さ比を有するようにし
たことを特徴とする回路。

【００３１】（１４）第１２項記載の回路において、前
記第１のアドレス信号はブロック選択信号であることを
特徴とする回路。

【００３２】（１５）第１１項記載の回路において、前
記それぞれのデコード回路はそれぞれの複数の復号トラ
ンジスタを更に具備しており、各復号トランジスタは制
御端子を有し、前記復号トランジスタの少なくとも１つ
の復号トランジスタの制御端子は前記それぞれの第２の
出力信号を選択的に発生するために前記第２のアドレス
信号を受けるようにしたことを特徴とする回路。

【００３３】（１６）第１５項記載の回路において、前
記第２のアドレス信号は複数のアドレス信号を含み、各
アドレス信号は少なくとも２つのアドレスビットの論理
的組合せを含み、各復号トランジスタの前記制御端子は
前記アドレス信号の１つを受けるようにしたことを特徴
とする回路。

【００３４】（１７）第１１項記載の回路において、前
記電源信号は前記第２の電圧範囲を有するようにしたこ
とを特徴とする回路。

【００３５】（１８）回路を動作する方法において、第
１の電圧の電源信号を複数のデコード回路に与えるステ
ップと、前記電源信号の値よりも小さな値の複数のアド
レス信号を前記デコード回路の少なくとも１つに与え、
それによって前記少なくとも１つのデコード回路を選択
するステップと、前記少なくとも１つのデコード回路に
結合されたワードラインでの前記第１の電圧を有する出
力信号をラッチするステップと、少なくとも１つの他の
デコード回路に結合されたワードラインでの他の電圧を
有する出力信号をラッチするステップと、前記少なくと
も１つのデコード回路に結合された前記ワードラインで
の前記第１の電圧および前記少なくとも１つの他のデコ
ード回路に結合された前記ワードラインでの前記第２の
電圧を維持するようにして前記複数のアドレス信号を変
更するステップと、を具備することを特徴とする方法。

【００３６】（１９）第１８項記載の回路を動作する方
法において、選択信号に応じて前記第２の電圧を有する
前記電源信号を発生するステップと、前記選択信号に応
じて前記第１の電圧よりも低い電圧を発生するステップ
と、を更に具備することを特徴とする回路を動作する方
法。

【００３７】（２０）第１９項記載の回路を動作する方
法において、前記選択信号に応じてリセットトランジス
タを活性化し、このリセットトランジスタが前記ワード
ラインに前記第２の電圧を発生するようにするステップ
を更に具備することを特徴とする回路を動作する方法。

【００３８】（２１）第１の出力端子３１９を有するデ
コード回路３１３〜３１５を備えた回路が設計される。
このデコード回路は第１および第２の論理レベルの一方
を有する第１の出力信号を発生するため第１の論理範囲
を有するアドレス信号８１、８２、８５を受けるように
結合されている。出力回路３０７、３０９はこの第１の
出力信号と電源信号とを受けるように結合されている。
この出力回路は第２の電圧範囲を有する第２の出力信号
を発生する。第１のラッチトランジスタ３０１がこの第
２の出力信号を受けるように結合されている。この第１
のラッチトランジスタはこの第２の出力信号の第１およ
び第２の論理状態の一方に応じて第１の出力端子を電圧
端子２０９に結合するように構成されている。第２のラ
ッチトランジスタ３１７が第２の出力信号を受けるよう
に結合されている。この第２のラッチトランジスタは第
２の出力信号の第１および第２の論理状態の他方に応じ
て第１の出力端子を基準端子３１８に結合するように構
成されている。

【図面の簡単な説明】

【図１】本発明の行デコード回路を用いることができる
メモリ装置のブロック図である。

【図２】図１の行デコード回路のためのＸ＋ドライブ回
路の概略図である。

【図３】本発明の行デコード回路の概略図である。

【図４】図３の行デコード回路のタイミング図である。

【図５】従来技術のＸ＋ドライブ回路の概略図である。

【図６】従来技術の行デコード回路の概略図である。

【図７】従来技術の他の行デコード回路の概略図であ
る。

【図８】図７の行デコード回路のタイミング図である。

【符号の説明】

８１、８２、８５ リード ３０１、３０７、３０９、３１３〜３１５、３１７ ト
ランジスタ ３１８ 基準端子 ３１９ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の出力端子を有し、第１の電圧範囲
   を有する第１のアドレス信号を受けるように結合され、
   第１および第２の論理レベルの一方を有する第１の出力
   信号を発生するデコード回路と、 前記第１の出力信号と電源信号とを受けるように結合さ
   れ、第２の電圧範囲を有する第２の出力信号を発生する
   出力回路と、 前記第２の出力信号を受けるように結合され、前記第１
   の出力端子を前記第２の出力信号の第１および第２の論
   理状態の一方に応じて電圧端子に結合するように構成さ
   れた第１のラッチトランジスタと、 前記第２の出力信号を受けるように結合され、前記第１
   の出力端子を前記第２の出力信号の前記第１および第２
   の論理状態の他方に応じて基準端子に結合するように構
   成された第２のラッチトランジスタと、 を具備する回路。
2. 【請求項２】 回路を動作する方法において、 第１の電圧の電源信号を複数のデコード回路に与えるス
   テップと、 前記電源信号の値よりも小さな値の複数のアドレス信号
   を前記デコード回路の少なくとも１つに与え、それによ
   って前記少なくとも１つのデコード回路を選択するステ
   ップと、 前記少なくとも１つのデコード回路に結合されたワード
   ラインでの前記第１の電圧を有する出力信号をラッチす
   るステップと、 少なくとも１つの他のデコード回路に結合されたワード
   ラインでの他の電圧を有する出力信号をラッチするステ
   ップと、 前記少なくとも１つのデコード回路に結合された前記ワ
   ードラインでの前記第１の電圧および前記少なくとも１
   つの他のデコード回路に結合された前記ワードラインで
   の前記第２の電圧を維持するようにして前記複数のアド
   レス信号を変更するステップと、 を具備することを特徴とする方法。