JP2002319853A - 入出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を低減することが可能な入出力回路
を提供する。 【解決手段】 入出力回路１０１において、ドライバ回
路１０から出力されたバス信号ＢＵＳをＬレベルからＨ
レベル、またはＨレベルからＬレベルへ変化させる場
合、バス信号ＢＵＳの電位がレシーバ回路２０のしきい
値電圧ＶＴに達してから所定の時間△ｔ経過後に制御回
路６０からドライバ回路１０をハイインピーダンス状態
とする制御回路出力信号ＲＣＯＵＴが出力される。これ
により、所定の時間△ｔに依存してバス信号ＢＵＳの電
位振幅は制限される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は入出力回路に関
し、さらに詳しくは、バスを介して信号の送受信を行な
うための入出力回路に関する。

【０００２】

【従来の技術】半導体集積回路はメモリやＣＰＵ（中央
演算装置）等の機能モジュールにより構成され、機能モ
ジュール間のデータの授受はバスを用いて行なうのが一
般的である。

【０００３】通常機能モジュールには、バスを介してデ
ータ信号の送受信を行なうための入出力回路が接続され
る。

【０００４】図１２に従来の入出力回路の回路図を示
す。図１２を参照して、入出力回路１００は、機能モジ
ュールからバスへデータ信号を出力するドライバ回路１
０と、バスからデータ信号を受取り、機能モジュールへ
入力するレシーバ回路２０と、ＮＡＮＤゲート３０と、
ＮＯＲゲート４０と、インバータ５０とを含む。

【０００５】ドライバ回路１０は電源ノードＶＤＤと接
地ノード５００との間に直列に接続されるＰチャネルＭ
ＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ
１２とを含む。ＰチャネルＭＯＳトランジスタ１１のソ
ースは電源ノードＶＤＤに接続され、ＮチャネルＭＯＳ
トランジスタ１２のソースは接地ノード５００と接続さ
れる。また、ＰチャネルＭＯＳトランジスタ１１のドレ
インとＮチャネルＭＯＳトランジスタ１２のドレインと
が接続される。

【０００６】ＰチャネルＭＯＳトランジスタ１１のゲー
トにはＮＡＮＤゲート３０から出力された信号φＣ１が
入力される。一方、ＮチャネルＭＯＳトランジスタ１２
のゲートにはＮＯＲゲート４０から出力された信号φＣ
２が入力される。

【０００７】ＮＡＮＤゲート３０は外部から入力され、
ドライバ回路１０を活性化するためのドライバ活性化信
号ＥＮと各機能モジュールから出力されたデータ信号Ｄ
を受け、ドライバ活性化信号ＥＮとデータ信号Ｄとの理
論積を演算し、その演算結果を反転した信号φＣ１を出
力する。

【０００８】ここでドライバ活性化信号ＥＮは、複数の
機能モジュール間のバスを介したデータ信号の授受にお
いて複数の機能モジュールが同時にデータ信号を送信す
ることを禁止するために、バスの使用権を取得した機能
モジュールの入出力回路のみを活性化させるための信号
である。

【０００９】また、ＮＯＲゲート４０は、ドライバ活性
化信号ＥＮをインバータ５０により反転した信号φＣ３
とデータ信号Ｄとを入力し、φＣ３とデータ信号Ｄとの
理論和を演算し、その演算結果を反転した信号φＣ２を
出力する。

【００１０】一方、レシーバ回路２０はインバータで構
成され、ドライバ回路１０の出力ノードＡ１から出力さ
れたバス信号ＢＵＳを受け、その値を反転したレシーバ
出力信号ＲＣを出力する。

【００１１】以上の回路構成を含む入出力回路１００の
動作について説明する。はじめに、入出力回路１００内
のドライバ回路１０の動作について説明する。

【００１２】バスの使用権を取得した機能モジュールに
接続された入出力回路１００では、ドライバ活性化信号
ＥＮがＨレベルとなる。その結果、機能モジュールから
出力されるデータ信号Ｄにしたがって、ドライバ回路１
０のＰチャネルＭＯＳトランジスタ１１またはＮチャネ
ルＭＯＳトランジスタ１２がオンされ、データ信号Ｄは
出力ノードＡ１からバス信号ＢＵＳとしてバスに出力さ
れる。一方、バス使用権のない機能モジュールに接続さ
れた入出力回路１００では、ドライバ活性化信号ＥＮが
Ｌレベルとなる。その結果、ドライバ１０内のＰチャネ
ルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトラ
ンジスタ１２はともにオフとなり、ドライバ回路１０は
ハイインピーダンス状態となるため、データ信号Ｄがバ
スに送信されることはない。

【００１３】次にレシーバ回路２０の動作について説明
する。レシーバ回路２０には、ドライバ回路１０におけ
るドライバ活性化信号ＥＮのようなレシーバ回路を動作
させる活性化信号は存在しない。よって、バス上の信号
であるバス信号ＢＵＳは全ての機能モジュールに接続さ
れた入出力回路１００内のレシーバ２０で受信される。
レシーバ回路２０はバス信号ＢＵＳを受信し、レシーバ
出力信号ＲＣを出力して各機能モジュールに送信する。
送信されたレシーバ出力信号ＲＣを実際に利用するか否
かは各機能モジュールで判断される。

【００１４】

【発明が解決しようとする課題】以上のような動作を示
す入出力回路１００には、次に示す問題点がある。

【００１５】機能モジュールのデータ信号の処理単位は
１ビットではなく、３２ビット以上が一般的である。よ
って、バスを構成するバス信号線数であるバス幅は通常
３２ビット以上で構成される。すなわち、各機能モジュ
ールは３２個以上の入出力回路を用いて同時にデータ信
号の送受信を行なっている。

【００１６】さらに近年、技術革新により半導体の加工
寸法が微細化されるにしたがって、一度に処理できるデ
ータ信号数が１２８ビット以上へと急速に増加してお
り、今後も増加するものと予想される。

【００１７】一方、一度に処理できるデータ信号数の増
加とともに、バス内におけるデータ信号の動作速度も著
しく増加している。

【００１８】さらに、先述した半導体の微細加工により
バスを構成する信号線の間隔が狭くなり、バス信号線の
寄生容量も増加している。

【００１９】ここで、バスにおける消費電力Ｐについて
検討する。バス幅をＢ、動作速度をＦ、バスを構成する
バス信号線の寄生容量をＣ、外部電源電圧をＶＤＤとす
れば、バスにおける消費電力Ｐは次式で算出される。

【００２０】 Ｐ＝ＶＤＤ・Ｉ＝ＶＤＤ・（Ｂ・Ｃ・ＶＤＤ／Ｆ） Ｐ＝ＶＤＤ²・Ｂ・Ｃ／Ｆ … （１） ここで、動作速度が増大するとＦは小さくなるため、近
年の技術革新に伴う半導体の加工寸法の微細化により、
（１）式におけるバス幅Ｂ、寄生容量Ｃ、動作速度Ｆの
項目で消費電力Ｐは増大する。一方、微細化にともなっ
て外部電源電圧ＶＤＤを小さく設定することが可能とな
るが、Ｂ、Ｃ、Ｆの項目による消費電力Ｐの増加を抑え
るほど外部電源電圧ＶＤＤを小さく設定することはでき
ない。

【００２１】この発明の目的は消費電力を低減すること
が可能な入出力回路を提供することである。

【００２２】

【課題を解決するための手段】この発明による入出力回
路は、バスを介してデータ信号の送受信を行なうための
入出力回路であって、バスへデータ信号を出力するドラ
イバ回路と、ドライバ回路を制御する制御信号を出力す
る制御回路と、バスからデータ信号を入力するレシーバ
回路とを含み、ドライバ回路は、制御回路から出力され
る制御信号に応答して、出力すべきデータ信号の振幅を
制限する。

【００２３】好ましくは、制御回路は、レシーバ回路の
出力信号を受信してから所定期間経過後に制御信号を出
力し、ドライバ回路は、制御信号に応答してハイインピ
ーダンス状態となる。

【００２４】これにより、バス上のバス信号の電位振幅
を制限することで、バス上での消費電力を低減すること
が可能となる。

【００２５】さらに好ましくは、入出力回路は、ドライ
バ回路がハイインピーダンス状態となったときのバスの
電位を保持する保持ドライバ回路を含む。

【００２６】さらに好ましくは、保持ドライバ回路は、
データ信号を入力するインバータと、電源ノードとイン
バータとの間に接続されるダイオード素子と、接地ノー
ドとインバータとの間に接続されるダイオード素子とを
含む。

【００２７】これにより、ドライバ回路がハイインピー
ダンス状態となったときにノイズ等の影響による入出力
回路の誤動作を防止することが可能となる。

【００２８】さらに好ましくは、保持ドライバ回路は、
外部電源電位よりも低い第１の外部電位および接地電位
よりも高い第２の外部電位を受け、データ信号を入力す
るインバータを含む。

【００２９】これによりバス上のバス信号の電位振幅を
自由に設定することが可能となり、バス上での消費電力
の低減が可能となる。

【００３０】さらに好ましくは、保持ドライバ回路は、
ドライバ回路がハイインピーダンス状態となったときに
データ信号を保持ドライバ回路に入力するスイッチ回路
を含む。

【００３１】これにより、ドライバ回路と保持ドライバ
回路とが相反する出力信号を出力することによる消費電
力を防止できる。

【００３２】さらに好ましくは、制御回路はレシーバ回
路に入力されるデータ信号がレシーバ回路のしきい値電
圧よりも所定値分高い場合にハイレベルの制御信号を出
力し、レシーバのしきい値電圧よりも所定値分低い場合
にロウレベルの制御信号を出力する。

【００３３】さらに好ましくは、レシーバ回路は、電源
ノードと出力ノードとの間に接続され、その制御電極が
データ信号が入力される入力ノードに接続される第１の
トランジスタと、出力ノードと接地ノードとの間に接続
され、その制御電極が入力ノードに接続される第２のト
ランジスタとを含み、制御回路は、電源ノードと出力ノ
ードとの間に接続され、その制御電極が入力ノードに接
続される第３のトランジスタと、出力ノードと接地ノー
ドとの間に接続され、その制御電極が入力ノードに接続
される第４のトランジスタと、第４のトランジスタと出
力ノードとの間に接続され、データ信号の電位がロウレ
ベルからハイレベルへ変化する期間中はオフになる第１
のスイッチング素子と、第３のトランジスタと出力ノー
ドとの間に接続され、データ信号の電位がハイレベルか
らロウレベルへ変化する期間中はオフとなる第２のスイ
ッチング素子とを含む。

【００３４】これにより半導体集積回路単位での消費電
力のばらつきを抑えることが可能となる。

【００３５】さらに好ましくは、レシーバ回路は、外部
から入力されるクロック信号に同期して所定期間動作す
る出力段と、出力段から出力された信号をラッチするラ
ッチ段とを含む。

【００３６】これにより、レシーバ回路の動作期間を必
要最小限とすることが可能となり、バス信号の電位振幅
を制限することによりレシーバ回路に発生する貫通電流
を最小限におさえることが可能となる。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。

【００３８】［実施の形態１］図１はこの発明の実施の
形態１による半導体集積回路の全体構成を示す概略ブロ
ック図である。

【００３９】図１を参照して、半導体集積回路１内には
複数の機能モジュール２００が存在する。ここでいう機
能モジュールとは、メモリやＣＰＵをいう。

【００４０】複数の機能モジュール２００はそれぞれに
入出力回路１０１を有する。入出力回路１０１の回路構
成については後述する。それぞれの入出力回路１０１は
バス３００によって相互に接続されている。

【００４１】図２は図１に示した入出力回路１０１の回
路図である。図２を参照して、入出力回路１０１は、図
１２に示した入出力回路１００と比較して、ＮＡＮＤゲ
ート３０の代わりにＮＡＮＤゲート３１が設置されてい
る。またＮＯＲゲート４０の代わりにＮＯＲゲート４１
が設置されている。さらにレシーバ回路２０の後に新た
に制御回路６０が設定されている。

【００４２】ＮＡＮＤゲート３１はデータ信号Ｄとドラ
イバ活性化信号ＥＮと制御回路６０から出力される制御
回路出力信号ＲＣＯＵＴとを受け、データ信号Ｄとドラ
イバ活性化信号ＥＮと制御回路出力信号ＲＣＯＵＴとの
理論和を演算し、その演算結果を反転した信号φＤ１を
出力する。出力された信号φＤ１はドライバ回路１０内
のＰチャネルＭＯＳトランジスタ１１のゲートに入力さ
れる。

【００４３】一方、ＮＯＲゲート４１はドライバ活性化
信号ＥＮをインバータ５０により反転した信号である信
号φＤ３と、データ信号Ｄと、制御回路出力信号ＲＣＯ
ＵＴとを受け、信号φＤ３とデータ信号Ｄと制御回路出
力信号ＲＣＯＵＴとの理論和を演算し、その演算結果を
反転した信号φＤ２を出力する。出力された信号φＤ２
はドライバ回路１０内のＮチャネルＭＯＳトランジスタ
１２のゲートに入力される。

【００４４】制御回路６０は遅延回路であり、レシーバ
回路２０から出力されたレシーバ出力信号ＲＣを受け、
一定時間経過後に制御回路出力信号ＲＣＯＵＴを出力す
る。

【００４５】その他の回路構成については図１２と同じ
であるため、その説明は繰返さない。

【００４６】次に、図２に示した入出力回路の動作につ
いて説明する。図３は図２に示した入出力回路１０１の
動作を示したタイミングチャートである。

【００４７】はじめにバス３００上の信号であるバス信
号ＢＵＳがＬレベルであり、そこにＨレベルのデータ信
号Ｄを駆動する場合について説明する。図３を参照し
て、はじめに駆動すべきデータの設定として、データ信
号ＤがＨレベルに設定される。データ信号ＤがＨレベル
に設定された当初はバス信号ＢＵＳはＬレベルであるこ
とから、制御回路６０から出力される制御回路出力信号
ＲＣＯＵＴはＨレベルとなっている。

【００４８】データ信号をＨレベルとした後に、ドライ
バ活性化信号ＥＮをＨレベルに設定すると、ＮＡＮＤゲ
ート３１に入力される信号全てがＨレベルとなることか
ら、ＮＡＮＤゲート３１から出力される信号φＤ１はＬ
レベルとなる。よって、ドライバ１０内のＰチャネルＭ
ＯＳトランジスタ１１はオンされる。一方、ＮＯＲゲー
ト４１ではドライバ活性化信号ＥＮがインバータ５０に
入力されることによりインバータ５０から出力される信
号である信号φＤ３はＬレベルとなるが、データ信号Ｄ
および制御回路出力信号ＲＣＯＵＴはいずれもＨレベル
であることから、ＮＯＲゲート４１から出力される信号
φＤ２はＬレベルとなり、その結果ドライバ１０内のＮ
チャネルＭＯＳトランジスタ１２はオフとなる。以上の
結果、ドライバ１０内の出力ノードＡ１から出力される
バス信号ＢＵＳはＨレベルに向かって駆動される。

【００４９】ここでレシーバ回路２０の論理しきい値を
しきい値電圧ＶＴとすると、レシーバ回路２０に入力さ
れるバス信号ＢＵＳがしきい値電圧ＶＴよりも低いとき
にレシーバ回路２０は入力されたバス信号ＢＵＳがＬレ
ベルであると判定し、入力されるバス信号ＢＵＳがしき
い値電圧ＶＴよりも高いときにレシーバ回路２０は入力
されたバス信号ＢＵＳがＨレベルであると判定する。し
たがって、バス上の３００上のバス信号ＢＵＳの電位が
上昇して、その値がレシーバ回路２０のしきい値電圧Ｖ
Ｔよりも高くなった場合に、レシーバ回路２０は入力さ
れたバス信号ＢＵＳがＨレベルであると判定し、レシー
バ回路２０から出力するレシーバ出力信号ＲＣをＬレベ
ルとする。ここでレシーバ回路２０から出力されたレシ
ーバ出力信号ＲＣは制御回路６０に入力される。制御回
路６０は遅延回路として機能することから、制御回路６
０から出力される制御回路出力信号ＲＣＯＵＴはレシー
バ出力信号ＲＣがＬレベルとなってから一定時間△ｔ経
過後にＬレベルとなる。

【００５０】制御回路出力信号ＲＣＯＵＴはＮＡＮＤゲ
ート３１に入力されることから、制御回路出力信号ＲＣ
ＯＵＴがＬレベルとなったときＮＡＮＤゲート３１から
出力される信号φＤ１はＨレベルとなり、その結果ドラ
イバ回路１０内のＰチャネルＭＯＳトランジスタ１１は
オフされることから、ドライバ回路１０はハイインピー
ダンス状態となり、ドライバ回路１０内の出力ノードＡ
１から出力されるバス信号ＢＵＳの電位上昇は止まる。
すなわち、バス３００上のバス信号ＢＵＳの電位がレシ
ーバ回路２０のしきい値電圧ＶＴを超えてから一定時間
△ｔ経過後にバス電位ＢＵＳの電位上昇が止まる。この
時のバス信号ＢＵＳのＨレベルは外部電源電圧ＶＤＤか
ら一定電圧△Ｖだけ低い電位ＶＤＤ−△Ｖとなる。

【００５１】次にバス上の信号であるバス信号ＢＵＳが
Ｈレベルであり、そこにＬレベルのデータ信号Ｄを駆動
する場合について説明する。

【００５２】図３の時刻ｔ１以降のタイミングチャート
を参照して、データ信号ＤをＬレベルに設定した場合、
データ信号ＤがＬレベルに設定された当初はバス信号Ｂ
ＵＳはＨレベルであることから、制御回路６０から出力
される制御回路出力信号ＲＣＯＵＴはＬレベルとなって
いる。

【００５３】データ信号をＬレベルとした場合、ドライ
バ活性化信号ＥＮはＨレベルに設定されていることか
ら、ＮＯＲゲート４１に入力する信号全てがＬレベルと
なり、その結果、ＮＯＲゲート４１から出力される信号
φＤ２はＨレベルとなる。よって、ドライバ１０内のＮ
チャネルＭＯＳトランジスタ１２はオンされる。一方、
ＮＡＮＤゲート３１では入力される信号のうち、データ
信号Ｄおよび制御回路出力信号ＲＣＯＵＴがＬレベルで
あることから、ＮＡＮＤゲート３１から出力される信号
φＤ１はＨレベルとなり、その結果ドライバ１０内のＰ
チャネルＭＯＳトランジスタ１１はオフとなる。以上の
結果、ドライバ１０内の出力ノードＡ１から出力される
バス信号ＢＵＳはＬレベルに向かって駆動される。

【００５４】ここでレシーバ回路２０に入力されるバス
信号ＢＵＳがしきい値電圧ＶＴよりも低いときにレシー
バ回路２０は入力されたバス信号ＢＵＳがＬレベルであ
ると判定し、入力されるバス信号ＢＵＳがしきい値電圧
ＶＴよりも高いときにレシーバ回路２０は入力されたバ
ス信号ＢＵＳがＨレベルであると判定することから、バ
ス３００上のバス信号ＢＵＳの電位が下降して、その値
がレシーバ回路２０のしきい値電圧ＶＴよりも低くなっ
た場合に、レシーバ回路２０は入力されたバス信号ＢＵ
ＳがＬレベルであると判定し、レシーバ回路２０から出
力するレシーバ出力信号ＲＣをＨレベルとする。ここで
レシーバ回路２０から出力されたレシーバ出力信号ＲＣ
は遅延回路として機能する制御回路６０に入力されるた
め、制御回路６０から出力される制御回路出力信号ＲＣ
ＯＵＴはレシーバ出力信号ＲＣがＨレベルとなってから
一定時間△ｔ経過後にＨレベルとなる。

【００５５】制御回路出力信号ＲＣＯＵＴはＮＯＲゲー
ト４１に入力されることから、制御回路出力信号ＲＣＯ
ＵＴがＨレベルとなったときＮＯＲゲート４１から出力
される信号φＤ２はＬレベルとなり、その結果ドライバ
回路１０内のＮチャネルＭＯＳトランジスタ１１はオフ
される。なお、ＮＡＮＤゲート３１に入力される信号に
ついては、制御回路出力信号ＲＣＯＵＴがＨレベルとな
るものの、データ信号ＤはＬレベルであるため、ＮＡＮ
Ｄゲート３１から出力される信号Ｄ１はＨレベルのまま
であり、その結果、ドライバ回路１０内のＰチャネルＭ
ＯＳトランジスタ１１はオフのままである。

【００５６】以上の結果から、ドライバ回路１０内のＰ
チャネルＭＯＳトランジスタ１１およびＮチャネルＭＯ
Ｓトランジスタ１２はいずれもオフされることから、ド
ライバ回路１０はハイインピーダンス状態となり、ドラ
イバ回路１０内の出力ノードＡ１から出力されるバス信
号ＢＵＳの電位下降は止まる。すなわち、バス３００上
のバス信号ＢＵＳの電位がレシーバ回路２０のしきい値
電圧ＶＴ以下となってから一定時間△ｔ経過後にバス信
号ＢＵＳの電位下降が止まる。この時のバス信号ＢＵＳ
のＬレベルは接地電圧ＧＮＤから一定電圧△Ｖだけ高い
電位△Ｖとなる。

【００５７】以上の結果より、従来の入出力回路１００
から出力されるバス信号ＢＵＳの電位振幅ＶＤＤに対
し、この発明の実施の形態１における入出力回路１０１
から出力されるバス信号ＢＵＳの電位振幅Ｖ１はＶＤＤ
−２△Ｖに制限される。

【００５８】よって、この発明の実施の形態１における
入出力回路１０１を用いた場合のバス３００の消費電力
Ｐ１は次式で算出される。

【００５９】 Ｐ１＝ＶＤＤ・（ＶＤＤ−２△Ｖ）・Ｂ・Ｃ／Ｆ なお、バス信号ＢＵＳの電位振幅は遅延回路として機能
する制御回路６０の遅延量を変更することにより調整が
可能となる。

【００６０】また、バス使用権を取得していない入出力
回路１０１についてはＮＡＮＤゲート３１およびＮＯＲ
ゲート４１に入力されるドライバ活性化信号ＥＮがＬレ
ベルに設定されるため、ドライバ回路１０内のＰチャネ
ルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトラ
ンジスタ１２がともにオフとなり、ドライバ回路１０は
ハイインピーダンス状態となっている。

【００６１】以上の結果、この発明の実施の形態１に示
した入出力回路により、バス上のバス信号の電位振幅を
制限することで、バス上での消費電力を低減することが
可能となる。

【００６２】［実施の形態２］以上この発明の実施の形
態を説明したが、この発明は上述した実施の形態に制限
されることなく、その他の形態でも実施することができ
る。

【００６３】実施の形態１に示した入出力回路１０１で
は、バス３００上のバス信号ＢＵＳの電位が一定値とな
ったところでドライバ１０内のＰチャネルＭＯＳトラン
ジスタ１１およびＮチャネルＭＯＳトランジスタ１２が
ともにオフとなるため、バス３００はハイインピーダン
ス状態となる。

【００６４】しかしながら、バス３００がハイインピー
ダンス状態となった期間中においても機能モジュールは
動作しており、その結果、半導体集積回路には様々なノ
イズが発生している。よってこのようなノイズの影響を
容量結合等により受けた場合にバス信号ＢＵＳの電位が
変化する可能性が高い。データ信号Ｄをバス信号ＢＵＳ
としてバス３００に出力した入出力回路１０１内のドラ
イバ回路１０の動作が停止してからバス信号ＢＵＳの電
位を受け手となる機能モジュールに接続された入出力回
路１０１が受け取るまでに一定の時間差がある場合、上
記ノイズの影響により変化したバス信号ＢＵＳの電位を
受け取ることにより誤動作が生じる恐れがある。よっ
て、入出力回路内のドライバ回路の動作が停止した場合
でもノイズによる誤動作を防止することが可能な入出力
回路であることが望ましい。

【００６５】図４はこの発明の実施の形態２における入
出力回路の回路図である。図４を参照して、図２に示し
た入出力回路１０１と比較して、入出力回路１０２は、
新たに保持ドライバ回路７０と、スイッチ回路８０とを
含む。

【００６６】保持ドライバ回路７０は、外部電源ノード
ＶＤＤと接地ノード５００との間に直列に接続されたＰ
チャネルＭＯＳトランジスタ７１、７２とＮチャネルＭ
ＯＳトランジスタ７３、７４とを含む。

【００６７】ＰチャネルＭＯＳトランジスタ７１のソー
スは外部電源ノードＶＤＤに接続され、ドレインはＰチ
ャネルＭＯＳトランジスタ７２のソースに接続される。
ＰチャネルＭＯＳトランジスタ７１のゲートはダイオー
ド接続されている。

【００６８】一方、ＰチャネルＭＯＳトランジスタ７２
のドレインはＮチャネルＭＯＳトランジスタ７３のドレ
インと接続されている。またＰチャネルＭＯＳトランジ
スタ７２とＮチャネルＭＯＳトランジスタ７３のゲート
にはともに制御回路６０から出力された制御回路出力信
号ＲＣＯＵＴが出力される。ＮチャネルＭＯＳトランジ
スタ７３のソースはＮチャネルＭＯＳトランジスタ７４
のドレインと接続され、ＮチャネルＭＯＳトランジスタ
７４のソースは接地ノード５００に接続される。Ｎチャ
ネルＭＯＳトランジスタ７４のゲートはダイオード接続
される。

【００６９】保持ドライバ回路７０はＰチャネルＭＯＳ
トランジスタ７２およびＮチャネルＭＯＳトランジスタ
７３のゲートから制御回路６０から出力される制御回路
出力信号ＲＣＯＵＴを入力し、ＰチャネルＭＯＳトラン
ジスタ７２とＮチャネルＭＯＳトランジスタ７３との接
続点である出力ノードＡ２から保持ドライバ出力信号Ｈ
Ｄを出力する。

【００７０】スイッチ回路８０はインバータ８１とトラ
ンスファゲート８２とを含む。トランスファゲート８２
はＰチャネルＭＯＳトランジスタ８３とＮチャネルＭＯ
Ｓトランジスタ８４とから構成され、ＰチャネルＭＯＳ
トランジスタ８３のゲートにはドライバ活性化信号ＥＮ
をインバータ８１により反転した信号である信号φＤ４
が入力され、ＮチャネルＭＯＳトランジスタ８４のゲー
トにはドライバ活性化信号ＥＮが入力される。

【００７１】スイッチ回路８０は、ドライバ活性化信号
ＥＮがＨレベルとなった場合にオンされ、保持ドライバ
回路７０とバス３００とを接続する。

【００７２】その他の回路構成は図２と同じであるた
め、その説明は繰返さない。以上の回路構成を有する入
出力回路１０２の動作について説明する。

【００７３】データ信号ＤをＨレベルまたはＬレベルに
設定した後に、ドライバ活性化信号ＥＮをＨレベルに設
定した場合のドライバ回路１０と、レシーバ回路２０
と、制御回路６０の動作については、この発明の実施の
形態１に示した入出力回路１０１におけるドライバ回路
１０と、レシーバ回路２０と、制御回路６０の動作と同
様であるため、その説明は繰返さない。

【００７４】バス３００のバス信号ＢＵＳの電位をレシ
ーバ回路２０で検出後、制御回路６０によりレシーバ回
路２０のバス信号ＢＵＳ検出から一定時間経過後に、ド
ライバ回路１０がハイインピーダンス状態となる。この
ときドライバ活性化信号ＥＮはＨレベルに設定された状
態であるため、スイッチ回路８０内のトランスファゲー
トがオンとなる。

【００７５】一方、保持ドライバ回路７０は制御回路６
０から出力された制御回路出力信号ＲＣＯＵＴを受け、
保持ドライバ信号ＨＤを出力する。

【００７６】ドライバ回路１０がハイインピーダンス状
態となったときのバス３００上のバス信号ＢＵＳの電位
が電位ＶＤＤ−△Ｖである場合、制御回路６０から出力
される制御回路出力信号ＲＣＯＵＴはＬレベルとなる。

【００７７】よって、保持ドライバ回路７０においてＰ
チャネルＭＯＳトランジスタ７２がオンされ、その結
果、出力ノードＡ２から出力される保持ドライバ信号Ｈ
ＤはＨレベルとなる。このとき保持ドライバ回路７０内
のＰチャネルＭＯＳトランジスタ７１のしきい値電圧を
Ｖｔｈｐとすると、保持ドライバ信号ＨＤの電位は電位
ＶＤＤ−｜Ｖｔｈｐ｜となる。このときスイッチ回路８
０はオンされていることから、保持ドライバ信号ＨＤが
ハイインピーダンス状態となっているバス３００に送信
され、バス３００上のバス信号ＢＵＳの電位は保持ドラ
イバ信号ＨＤの電位ＶＤＤ−｜Ｖｔｈｐ｜で保持され
る。

【００７８】同様に、ドライバ回路１０がハイインピー
ダンス状態となったときのバス３００上のバス信号ＢＵ
Ｓの電位が電位△Ｖである場合、制御回路６０から出力
される制御回路出力信号ＲＣＯＵＴはＨレベルとなる。

【００７９】よって、保持ドライバ回路７０においてＮ
チャネルＭＯＳトランジスタ７３がオンされ、その結
果、出力ノードＡ２から出力される保持ドライバ信号Ｈ
ＤはＬレベルとなる。このとき保持ドライバ回路７０内
のＮチャネルＭＯＳトランジスタ７４のしきい値電圧を
Ｖｔｈｎとすると、保持ドライバ信号ＨＤの電位は電位
Ｖｔｈｎとなる。このときスイッチ回路８０はオンされ
ていることから、保持ドライバ信号ＨＤがハイインピー
ダンス状態となっているバス３００に送信され、バス３
００上のバス信号ＢＵＳの電位は保持ドライバ信号ＨＤ
の電位Ｖｔｈｎで保持される。

【００８０】以上の結果、ドライバ回路１０がハイイン
ピーダンス状態となった場合に保持ドライバ回路７０の
動作によるバス３００上での電位振幅Ｖ２は次式で算出
される。

【００８１】 Ｖ２＝ＶＤＤ−（｜Ｖｔｈｐ｜＋Ｖｔｈｎ） ここで、ドライバ回路１０がハイインピーダンス状態と
なった場合に保持ドライバ回路７０によりバス３００上
に与えられる電位振幅Ｖ２とドライバ回路１０がハイイ
ンピーダンス状態となった時点でのバス３００上の電位
振幅Ｖ１とが以下の関係となるように、保持ドライバ回
路７０内のＰチャネルＭＯＳトランジスタ７１のしきい
値電圧ＶｔｈｐとＮチャネルＭＯＳトランジスタ７４の
しきい値電圧Ｖｔｈｎとを設定する。

【００８２】Ｖ１＝Ｖ２ △Ｖ＝｜Ｖｔｈｐ｜＝Ｖｔｈｎ 以上の結果から入出力回路１０２に保持ドライバ７０を
含むことにより、ドライバ回路１０がハイインピーダン
ス状態となったときに、保持ドライバ７０からバス３０
０に保持ドライバ信号ＨＤを送信し、保持ドライバ信号
ＨＤの電位とドライバ回路がハイインピーダンス状態に
なったときのバス信号ＢＵＳの電位とを等しくすること
で、バス３００上の電位振幅を制限するとともに、ノイ
ズ等の影響による入出力回路の誤動作を防止することが
可能となる。

【００８３】また、バスにつながるすべての入出力回路
の保持ドライバでバス上の電位を固定すると、バス上の
固定電位が強力すぎることにより、データ信号Ｄをバス
信号ＢＵＳとして送信できなくなる可能性があり、スイ
ッチ回路８０をドライバ活性化信号ＥＮで制御すること
により、バス使用権を取得した入出力回路に限って保持
ドライバをバスの電位保持に用いることが可能となる。

【００８４】［実施の形態３］実施の形態２では、保持
ドライバ７０から出力される保持ドライバ信号ＨＤの電
位の制限にＰチャネルＭＯＳトランジスタ７１およびＮ
チャネルＭＯＳトランジスタ７４を用いたため、バス３
００のバス信号ＢＵＳの電位振幅がＰチャネルＭＯＳト
ランジスタ７１のしきい値電圧ＶｔｈｐとＮチャネルＭ
ＯＳトランジスタ７４のしきい値電圧Ｖｔｈｎとで規定
される。そのため、実施の形態２ではバス３００上のバ
ス信号ＢＵＳの電位振幅をＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタのしきい値電圧
で規定される範囲以上に縮小できないが、入出力回路に
おいて、バス３００上のバス信号ＢＵＳの電位振幅を自
由に設定できることが望ましい。

【００８５】図５はこの発明の実施の形態３における入
出力回路の回路図である。図５を参照して、入出力回路
１０３は、図４に示した入出力回路１０２と比較して、
保持ドライバ回路７０に代えて、保持ドライバ回路９０
が設置されている。

【００８６】保持ドライバ回路９０は、ＰチャネルＭＯ
Ｓトランジスタ９１とＮチャネルＭＯＳトランジスタ９
２とを含む。

【００８７】ＰチャネルＭＯＳトランジスタ９１のソー
スは外部電源ノードＶＨに接続され、ドレインはＮチャ
ネルＭＯＳトランジスタ９２のドレインに接続される。
一方、ＮチャネルＭＯＳトランジスタ７２のソースは外
部電源ノードＶＬに接続される。また、ＰチャネルＭＯ
Ｓトランジスタ９１とＮチャネルＭＯＳトランジスタ９
２のゲートにはともに制御回路６０から出力された制御
信号ＲＣＯＵＴが入力される。ここで、外部電源ノード
ＶＨの電位ＶＨは外部電源電位ＶＤＤより低く、外部電
源ノードＶＬの電位ＶＬは接地電位より高く設定する。

【００８８】保持ドライバ回路９０はＰチャネルＭＯＳ
トランジスタ９１およびＮチャネルＭＯＳトランジスタ
９２のゲートから制御回路６０から出力される制御回路
出力信号ＲＣＯＵＴを入力し、ＰチャネルＭＯＳトラン
ジスタ９１とＮチャネルＭＯＳトランジスタ９２との接
続点である出力ノードＡ３から保持ドライバ信号ＨＤを
出力する。

【００８９】以上の回路構成を有する入出力回路１０３
の動作について説明する。データ信号ＤをＨレベルまた
はＬレベルに設定した後に、ドライバ活性化信号ＥＮを
Ｈレベルに設定した場合のドライバ回路１０と、レシー
バ回路２０と、制御回路６０と、スイッチ回路８０の動
作については、この発明の実施の形態２に示した入出力
回路１０２におけるドライバ回路１０と、レシーバ回路
２０と、制御回路６０と、スイッチ回路８０の動作と同
様であるため、その説明は繰返さない。

【００９０】保持ドライバ回路９０は制御回路６０から
出力された制御回路出力信号ＲＣＯＵＴを受け、保持ド
ライバ信号ＨＤを出力する。

【００９１】ドライバ回路１０がハイインピーダンス状
態となったときのバス３００上のバス信号ＢＵＳの電位
が電位ＶＤＤ−△Ｖである場合、制御回路６０から出力
される制御回路出力信号ＲＣＯＵＴはＬレベルとなる。

【００９２】よって、保持ドライバ回路９０においてＰ
チャネルＭＯＳトランジスタ９１がオンされ、その結
果、出力ノードＡ３から出力される保持ドライバ信号Ｈ
ＤはＨレベルとなる。このとき保持ドライバ回路９０の
ＰチャネルＭＯＳトランジスタ９１に接続された外部電
源ノードＶＨの電位を電位ＶＨとすると、保持ドライバ
回路９０から出力される保持ドライバ信号ＨＤの電位は
電位ＶＨとなる。このときスイッチ回路８０はオンされ
ていることから、保持ドライバ信号ＨＤがハイインピー
ダンス状態となっているバス３００に送信され、バス３
００上のバス信号ＢＵＳの電位は保持ドライバ信号ＨＤ
の電位ＶＨで保持される。

【００９３】同様に、ドライバ回路１０がハイインピー
ダンス状態となったときのバス３００上のバス信号ＢＵ
Ｓの電位が電位△Ｖである場合、制御回路６０から出力
される制御回路出力信号ＲＣＯＵＴはＨレベルとなる。

【００９４】よって、保持ドライバ回路９０においてＮ
チャネルＭＯＳトランジスタ９２がオンされ、その結
果、出力ノードＡ３から出力される保持ドライバ信号Ｈ
ＤはＬレベルとなる。このとき保持ドライバ回路７０内
のＮチャネルＭＯＳトランジスタ９２に接続された外部
電源ノードＶＬの電位を電位ＶＬとすると、保持ドライ
バ信号ＨＤの電位は電位ＶＬとなる。このときスイッチ
回路８０はオンされていることから、保持ドライバ信号
ＨＤがハイインピーダンス状態となっているバス３００
に送信され、バス３００上のバス信号ＢＵＳの電位は保
持ドライバ信号ＨＤの電位ＶＬで保持される。

【００９５】以上の結果、ドライバ回路１０がハイイン
ピーダンス状態となった場合の保持ドライバ回路９０の
動作によるバス３００上での電位振幅Ｖ３は次式で算出
される。

【００９６】Ｖ３＝ＶＨ−ＶＬ ここで、ドライバ回路１０がハイインピーダンス状態と
なった場合に保持ドライバ回路９０によりバス３００上
に与えられる電位振幅Ｖ３とドライバ回路１０がハイイ
ンピーダンス状態となった時点でのバス３００上の電位
振幅Ｖ１とが以下の関係となるように、保持ドライバ回
路９０に接続された外部電源ノードＶＨおよびＶＬの電
位を設定する。

【００９７】Ｖ１＝Ｖ３ ＶＨ＝ＶＤＤ−△Ｖ ＶＬ＝△Ｖ 以上の結果から入出力回路１０３に保持ドライバ９０を
含むことにより、バス３００上のバス信号ＢＵＳの電位
振幅を自由に設定することが可能となり、バス３００上
での消費電力の低減が可能となる。

【００９８】［実施の形態４］実施の形態２および３に
示した入出力回路では、ドライバ回路１０を活性化する
ためのドライバ活性化信号ＥＮを用いて保持ドライバ回
路とバスを接続するスイッチ回路８０を制御していた。

【００９９】ここで、ドライバ回路１０が現在のバス３
００上のバス信号ＢＵＳを反転した信号を出力する場
合、実施の形態２および３に示した入出力回路では、ド
ライバ活性化信号ＥＮがＨレベルになると同時にスイッ
チ回路８０がＯＮされる。このためドライバ回路１０が
ドライバ活性化信号ＥＮを受けた後に現在のバス信号Ｂ
ＵＳの反転信号を出力する以前に、保持ドライバ回路が
現在のバス信号ＢＵＳの電位を固定するよう動作する。
よって、ドライバ回路１０と保持ドライバ回路が互いに
相反する信号を出力しようとすることから、消費電力が
増加する。よって、入出力回路において、ドライバ回路
１０と保持ドライバ回路とがそれぞれ異なる出力信号を
同時期に出力しないように設定することが望ましい。

【０１００】図６はこの発明の実施の形態４における入
出力回路の回路図である。図６を参照して、入出力回路
１０４は、図５に示した入出力回路１０３と比較して、
新たにスイッチ制御回路２００が追加されている。その
他の回路構成については入出力回路１０３と同じである
ため、その説明は繰返さない。

【０１０１】スイッチ制御回路２００は、インバータ２
０１とＡＮＤゲート２０２とを含む。

【０１０２】インバータ２０１はＮＯＲゲート４１から
出力される信号φＤ２を受け、信号φＤ２を反転した信
号φＤ４を出力する。ＡＮＤゲート２０２は、ドライバ
活性化信号ＥＮと、インバータ２０１から出力される信
号φＤ４と、ＮＡＮＤゲート３１から出力される信号φ
Ｄ１とを受け、ドライバ活性化信号ＥＮと信号φＤ４と
信号φＤ１との理論積を演算し、その演算結果を信号φ
Ｄ５として出力する。

【０１０３】出力された信号φＤ５はスイッチ回路８０
内のインバータ８１に入力される。以上の回路構成を有
する入出力回路１０４の動作について説明する。

【０１０４】データ信号ＤをＨレベルまたはＬレベルに
設定した後に、ドライバ活性化信号ＥＮをＨレベルに設
定した場合のドライバ回路１０と、レシーバ回路２０
と、制御回路６０と、保持ドライバ回路９０の動作につ
いては、この発明の実施の形態３に示した入出力回路１
０３におけるドライバ回路１０と、レシーバ回路２０
と、制御回路６０と、保持ドライバ回路９０の動作と同
様であるため、その説明は繰返さない。

【０１０５】ドライバ回路１０がハイインピーダンス状
態となるとき、ドライバ回路１０内のＰチャネルＭＯＳ
トランジスタ１１に入力される信号φＤ１はＨレベルで
あり、ドライバ回路１０内のＮチャネルＭＯＳトランジ
スタ１２に入力される信号φＤ２はＬレベルとなってい
る。またこのときドライバ活性化信号ＥＮはＨレベルと
なっている。よって、ドライバ回路１０がハイインピー
ダンス状態になったとき、スイッチ制御回路２００内の
ＡＮＤゲート２０２には、Ｈレベルである信号φＤ１
と、Ｌレベルの信号φＤ２がインバータ２０１に入力さ
れることによりＨレベルとなって出力された信号φＤ４
と、Ｈレベルであるドライバ活性化信号ＥＮとが入力さ
れる。よって、ドライバ回路１０がハイインピーダンス
状態になったときに、スイッチ制御回路２００内のＡＮ
Ｄゲート２０２からＨレベルの信号φＤ５がスイッチ回
路８０へ出力され、このときスイッチ回路８０がオンさ
れる。

【０１０６】以上の動作により、保持ドライバ回路９０
から出力された保持ドライバ信号ＨＤはドライバ回路１
０がハイインピーダンス状態となったときにバス３００
に出力されることから、ドライバ回路１０と保持ドライ
バ回路９０とが相反する出力信号を出力することによる
消費電力を防止できる。

【０１０７】［実施の形態５］実施の形態１に示した入
出力回路１０１では、バス３００上のバス信号ＢＵＳの
電位振幅Ｖ１は、遅延回路としての制御回路６０の遅延
量を変更することで調整可能であることは先述した。

【０１０８】ここで、バス３００上のバス信号ＢＵＳの
電位変化率ＳＬ（Ｓｌｅｗ Ｒａｔｅ）は、ドライバ回
路１０内のＰチャネルＭＯＳトランジスタ１１およびＮ
チャネルＭＯＳトランジスタ１２の駆動電流ＩＤとバス
信号線３００の寄生容量ＣＳを用いて次式で算出され
る。

【０１０９】ＳＬ＝ＣＳ／ＩＤ （Ｖ／ｓ） さらにレシーバ回路２０の理論しきい値ＶＴを１／２Ｖ
ＤＤとし、制御回路６０による遅延時間を△ｔとする
と、バス信号ＢＵＳのＨレベル時の電位Ｖ_BUSHは次式で
表わされる。

【０１１０】Ｖ_BUSH＝１／２ＶＤＤ＋ＳＬ・△ｔ＝１／
２ＶＤＤ＋（ＣＳ／ＩＤ）・△ｔ 同様に、バス信号ＢＵＳのＬレベル時の電位ＶＢＵＳＬ
は次式で表わされる。

【０１１１】Ｖ_BUSL＝１／２ＶＤＤ−ＳＬ・△ｔ＝１／
２ＶＤＤ−（ＣＳ／ＩＤ）・△ｔ よって、バス信号ＢＵＳの電位振幅はＣＳ、ＩＤ、△ｔ
に依存することとなるが、半導体集積回路の製造時のば
らつきにより、ＣＳ、ＩＤ、△ｔの値はばらつくため
に、半導体集積回路単位で消費電力がばらつくこととな
る。このような消費電力のばらつきは抑えるほうが望ま
しい。

【０１１２】図７はこの発明の実施の形態５における入
出力回路１０５の回路図である。図７を参照して、図２
に示した入出力回路１０１と比較して、制御回路６０の
代わりにレシーバ制御回路２５０が設置されている。

【０１１３】その他の回路構成は図２に示した入出力回
路１０１と同じであるため、その説明は繰返さない。

【０１１４】図８は図７中のレシーバ回路２０およびレ
シーバ制御回路２５０の回路図である。

【０１１５】図８を参照して、レシーバ回路２０は、イ
ンバータであり、ＰチャネルＭＯＳトランジスタ２１と
ＮチャネルＭＯＳトランジスタ２２とを含む。Ｐチャネ
ルＭＯＳトランジスタ２１のソースは外部電源ノードＶ
ＤＤと接続され、そのドレインはＮチャネルＭＯＳトラ
ンジスタ２２のドレインと接続される。ＮチャネルＭＯ
Ｓトランジスタ２２のソースは接地ノード５００と接続
される。ＰチャネルＭＯＳトランジスタ２１およびＮチ
ャネルＭＯＳトランジスタ２２のゲートはともにバス３
００上のバス信号ＢＵＳを入力し、ＰチャネルＭＯＳト
ランジスタ２１とＮチャネルＭＯＳトランジスタ２２と
の接続点である出力ノードＡ４からレシーバ出力信号Ｒ
Ｃを出力する。

【０１１６】レシーバ制御回路２５０は、制御回路２６
０と遅延回路２７０とインバータ２８０とを含む。

【０１１７】制御回路２６０はＰチャネルＭＯＳトラン
ジスタ２６１、２６２とＮチャネルＭＯＳトランジスタ
２６３、２６４とを含む。

【０１１８】ＰチャネルＭＯＳトランジスタ２６１のソ
ースは外部電源ノード２６０に接続され、そのドレイン
はＰチャネルＭＯＳトランジスタ２６２のソースと接続
される。またＰチャネルＭＯＳトランジスタ２６１のゲ
ートはレシーバ回路２０内のＰチャネルＭＯＳトランジ
スタ２１のゲートと同じくバス信号ＢＵＳが入力され
る。

【０１１９】一方ＰチャネルＭＯＳトランジスタ２６２
のドレインはＮチャネルＭＯＳトランジスタ２６３のド
レインと接続される。ＮチャネルＭＯＳトランジスタ２
６４のドレインはＮチャネルＭＯＳトランジスタ２６３
のソースと接続され、そのソースは接地ノード５００に
接続される。ＮチャネルＭＯＳトランジスタ２６４のゲ
ートにはレシーバ回路２０内のＮチャネルＭＯＳトラン
ジスタ２２のゲートと同じくバス信号ＢＵＳが入力され
る。

【０１２０】ＰチャネルＭＯＳトランジスタ２６２とＮ
チャネルＭＯＳトランジスタ２６３のゲートにはともに
インバータ２８０から出力される制御信号ＶＴＥが入力
される。

【０１２１】制御回路２６０のＰチャネルＭＯＳトラン
ジスタ２６２とＮチャネルＭＯＳトランジスタ２６３の
接続点である出力ノードＡ５は、レシーバ回路２０の出
力ノードＡ４と接続される。

【０１２２】以上の回路構成を有する制御回路２６０は
出力ノードＡ５から制御回路出力信号ＲＣＯＵＴを出力
する。

【０１２３】遅延回路２７０は制御回路出力信号ＲＣＯ
ＵＴを入力し、制御回路出力信号ＲＣＯＵＴを一定時間
遅延させた信号φＤ６を出力する。インバータ２８０は
遅延回路２７０から出力された信号φＤ６を入力し、信
号φＤ６を反転した制御信号ＶＴＥを出力する。

【０１２４】以上の回路構成を有する入出力回路１０５
の動作について説明する。図９は図７に示した入出力回
路１０５の動作を示すタイミングチャートである。

【０１２５】はじめにバス上の信号であるバス信号ＢＵ
ＳがＬレベルであり、そこにＨレベルのデータ信号Ｄを
駆動する場合について説明する。

【０１２６】図９を参照して、はじめに駆動すべきデー
タの設定として、データ信号ＤがＨレベルに設定され
る。データ信号ＤがＨレベルに設定された時刻ｔ１にお
いては、バス信号ＢＵＳはＬレベルであることから、制
御回路２６０から出力される制御回路出力信号ＲＣＯＵ
ＴはＨレベルとなっており、インバータ２８０から出力
される制御信号ＶＴＥはＬレベルとなっている。よっ
て、レシーバ回路２０内のＰチャネルＭＯＳトランジス
タ２１と制御回路２６０のＰチャネルＭＯＳトランジス
タ２６１、２６２とがオンされた状態となっており、こ
のとき外部電源ノードＶＤＤからＰチャネルＭＯＳトラ
ンジスタ２１、２６１、２６２を介して出力ノードＡ５
に流れる充電電流Ｉ１は最大となり、レシーバ回路２０
と制御回路２６０とで構成されるレシーバ出力回路２９
０はＰチャネルＭＯＳトランジスタ優勢の回路構成とな
る。

【０１２７】続いて、データ信号をＨレベルとした後
に、ドライバ活性化信号ＥＮをＨレベルに設定すると、
バス３００上のバス信号ＢＵＳはＬレベルからＨレベル
へと変化していく。このとき、レシーバ回路２０および
制御回路２６０から構成されるレシーバ出力回路２９０
はＰチャネルＭＯＳトランジスタ優勢の回路構成となっ
ているため、バス信号ＢＵＳの電位がレシーバ回路２０
のしきい値電圧ＶＴよりも高い電圧ＶＴＨになって初め
てＨレベルと認識する。よって、バス信号ＢＵＳの電位
が電圧ＶＴＨのレベルに達した時刻ｔ２で制御回路出力
信号ＲＣＯＵＴがＬレベルへと変化する。制御回路出力
信号ＲＣＯＵＴがＬレベルへ変化した時点でドライバ１
０はハイインピーダンス状態となるため、バス３００上
のバス信号ＢＵＳの電位は電位ＶＴＨで一定となる。

【０１２８】一方、遅延回路２７０は、制御回路出力信
号ＲＣＯＵＴがＬレベルとなってから一定時間△ｔの経
過後に出力信号φＤ６をＬレベルとする。よって、イン
バータ２８０から出力される制御信号ＶＴＥは制御回路
出力信号ＲＣＯＵＴがＬレベルとなってから一定時間△
ｔ経過後にＨレベルに変化する。

【０１２９】よって、時刻ｔ３におけるレシーバ出力回
路２９０は、レシーバ回路内のＮチャネルＭＯＳトラン
ジスタ２２と、制御回路２６０内のＮチャネルＭＯＳト
ランジスタ２６３、２６４がともにオンされ、その他の
ＰチャネルＭＯＳトランジスタがオフされることから、
レシーバ出力回路２９０内から接地ノード５００へ放出
される放電電流Ｉ２が最大となり、その結果、レシーバ
回路２０と制御回路２６０とで構成されるレシーバ出力
回路２９０はＮチャネルＭＯＳトランジスタ優勢の回路
構成となる。

【０１３０】ここで、時刻ｔ４にてデータ信号ＤをＨレ
ベルからＬレベルへ変化された場合、バス３００上のバ
ス信号ＢＵＳはＨレベルからＬレベルへと変化してい
く。このとき、レシーバ回路２０および制御回路２６０
から構成されるレシーバ出力回路２９０はＮチャネルＭ
ＯＳトランジスタ優勢の回路構成となっているため、バ
ス信号ＢＵＳの電位がレシーバ回路２０のしきい値電圧
ＶＴよりも低い電圧ＶＴＬになって初めてＬレベルと認
識する。よって、バス信号ＢＵＳの電位が電圧ＶＴＬの
レベルに達した時刻ｔ５で制御回路出力信号ＲＣＯＵＴ
がＨレベルへと変化する。制御回路出力信号ＲＣＯＵＴ
がＨレベルへ変化した時点でドライバ１０はハイインピ
ーダンス状態となるため、バス３００上のバス信号ＢＵ
Ｓの電位は電位ＶＴＬで一定となる。

【０１３１】以上の動作により図７に示した入出力回路
１０５によると、バス３００上のバス信号ＢＵＳの電位
振幅Ｖ４は次式で算出される。

【０１３２】Ｖ４＝ＶＴＨ−ＶＴＬ ここで、電位ＶＴＨおよび電位ＶＴＬはレシーバ出力回
路２９０内のＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタの電流比のみにより決定されるこ
とから、入出力回路１０５を用いた場合のバス３００上
のバス信号ＢＵＳの電位振幅のばらつきの要因はＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタの駆動電流のみとなり、半導体集積回路単位での
消費電力のばらつきを抑えることが可能となる。

【０１３３】なお、遅延回路２７０の遅延量は、図９の
遅延時間△ｔに示すように、制御回路出力信号ＲＣＯＵ
ＴがＨレベルもしくはＬレベルへの変化を完了するまで
に、制御信号ＶＴＥの電位が変化しないように設定すれ
ばよい。

【０１３４】［実施の形態６］実施の形態１〜５におけ
る入出力回路内のレシーバ回路２０はインバータが基本
構成となっていることから、バス信号ＢＵＳの電位振幅
を小さくするにつれ貫通電流が増大する。貫通電流の増
大は消費電力の増大となることから、貫通電流は低減す
るほうが望ましい。

【０１３５】図１０はこの発明の実施の形態６における
レシーバ回路２０の回路図である。図１０を参照して、
レシーバ回路２０は出力段３００とラッチ段３２０とを
含む。

【０１３６】出力段３００はＰチャネルＭＯＳトランジ
スタ３０１、３０２とＮチャネルＭＯＳトランジスタ３
０３、３０４と遅延回路３１０とインバータ３１１、３
１２とＡＮＤゲート３１３とを含む。

【０１３７】ＰチャネルＭＯＳトランジスタ３０１のソ
ースは外部電源電圧ＶＤＤに接続され、そのドレインは
ＰチャネルＭＯＳトランジスタ３０２のソースと接続さ
れる。ＰチャネルＭＯＳトランジスタ３０１のゲートに
は、後述するインバータ３１２から出力される信号φＤ
８が入力される。

【０１３８】ＰチャネルＭＯＳトランジスタ３０２のド
レインはＮチャネルＭＯＳトランジスタ３０３のドレイ
ンと接続され、その接続点である出力ノードＡ６からは
信号φＤ７が出力される。また、ＰチャネルＭＯＳトラ
ンジスタ３０２およびＮチャネルＭＯＳトランジスタ３
０３のゲートにはともにバス信号ＢＵＳが入力される。

【０１３９】ＮチャネルＭＯＳトランジスタ３０４のド
レインはＮチャネルＭＯＳトランジスタ３０３のソース
と接続され、ＮチャネルＭＯＳトランジスタ３０４のソ
ースは接地ノード５００と接続される。またＮチャネル
ＭＯＳトランジスタ３０４のゲートには後述するＡＮＤ
ゲート３１３のレシーバ活性化信号ＬＥが入力される。

【０１４０】遅延回路３１０は外部から入力される信号
であるクロック信号ＣＬＫを受け、所定の時間遅延させ
た信号φＤ１０を出力する。一方、インバータ３１１は
遅延回路３１０から出力された信号φＤ１０を入力し、
信号φＤ１０を反転させた信号φＤ９を出力する。

【０１４１】ＡＮＤゲート３１３は、クロック信号ＣＬ
Ｋとインバータ３１１から出力された信号φＤ９とを受
け、クロック信号ＣＬＫと信号φＤ９との理論積を演算
し、その演算結果をレシーバ活性化信号ＬＥとして出力
する。

【０１４２】インバータ３１２は、ＡＮＤゲート３１３
から出力されたレシーバ活性化信号ＬＥを受け、レシー
バ活性化信号ＬＥを反転した信号φＤ８を出力する。

【０１４３】一方ラッチ段３２０は、インバータ３２１
と３２２とを含む。インバータ３２１は、出力段３００
の出力ノードＡ６から出力された出力信号φＤ７の出力
を受けて反転しレシーバ出力信号ＲＣを出力する。イン
バータ３２２は、インバータ３２１の出力を受けて反転
してインバータ３２１の入力に帰還させる。

【０１４４】以上の回路構成を含むレシーバ回路２０の
動作について説明する。図１１は図１０に示したレシー
バ回路２０の動作を示したタイミングチャートである。

【０１４５】図１１を参照して、時刻ｔ１においてクロ
ック信号ＣＬＫがＨレベルとなると、ＡＮＤゲート３１
３にはＨレベルのクロック信号ＣＬＫとＨレベルの信号
φＤ９が入力されるため、ＡＮＤゲート３１３のレシー
バ活性化信号ＬＥがＨレベルとなる。よって、インバー
タ３１２によりＰチャネルＭＯＳトランジスタ３０１の
ゲートに入力される信号φＤ８はＬレベルとなる。その
結果、時刻ｔ１においてＰチャネルＭＯＳトランジスタ
３０１およびＮチャネルＭＯＳトランジスタ３０４のは
オンされる。このときバス信号ＢＵＳがＬレベルであれ
ば、ＰチャネルＭＯＳトランジスタ３０２がオンされ、
その結果出力ノードＡ６から出力される信号φＤ７はＨ
レベルとなる。信号φＤ７はラッチ段３２０に入力さ
れ、ラッチ段３２０はＬレベルのレシーバ出力信号ＲＣ
を出力する。

【０１４６】クロック信号ＣＬＫがＨレベルに変化して
から遅延回路３１０の遅延値により規定される一定期間
△ｔでは、レシーバ活性化信号ＬＥはＨレベルに設定さ
れる。よって、一定期間△ｔにおいては、ＰチャネルＭ
ＯＳトランジスタ３０１およびＮチャネルＭＯＳトラン
ジスタ３０４がオンされ、その結果、出力段３００でバ
ス信号ＢＵＳを検知し、出力ノードＡ６から信号φＤ７
を出力し、ラッチ回路３２０に信号φＤ７を入力する。

【０１４７】一方、クロック信号ＣＬＫがＨレベルに変
化してから遅延回路３１０の遅延値により規定される一
定期間△ｔ後は、ＰチャネルＭＯＳトランジスタ３０１
およびＮチャネルＭＯＳトランジスタ３０４がオフとな
ることから、出力段３００はハイインピーダンス状態と
なる。しかしながら、既にラッチ段３２０に一定期間△
ｔ中に出力段３００から出力された信号φＤ７をラッチ
していることからレシーバ出力信号ＲＣの値が変化する
ことはない。

【０１４８】以上の動作により、レシーバ回路２０内の
出力段３００の動作期間を必要最小限とすることで、バ
ス信号ＢＵＳの電位振幅を制限することによりレシーバ
回路２０に発生する貫通電流を最小限におさえることが
可能となる。

【０１４９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１５０】

【発明の効果】この発明によれば、バス信号の電位振幅
を制限することにより消費電力を低減することが可能な
入出力回路を提供することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路の全体構成を示す概略ブロック図である。

【図２】 図１に示した入出力回路１０１の回路図であ
る。

【図３】 図２に示した入出力回路１０１の動作を示し
たタイミングチャートである。

【図４】 この発明の実施の形態２における入出力回路
の回路図である。

【図５】 この発明の実施の形態３における入出力回路
の回路図である。

【図６】 この発明の実施の形態４における入出力回路
の回路図である。

【図７】 この発明の実施の形態５における入出力回路
１０５の回路図である。

【図８】 図７中のレシーバ回路２０およびレシーバ制
御回路２５０の回路図である。

【図９】 図７に示した入出力回路１０５の動作を示す
タイミングチャートである。

【図１０】 この発明の実施の形態６におけるレシーバ
回路２０の回路図である。

【図１１】 図１０に示したレシーバ回路２０の動作を
示したタイミングチャートである。

【図１２】 従来の入出力回路の回路図を示す。

【符号の説明】

１ 半導体集積回路、１０ ドライバ回路、２０ レシ
ーバ回路、３０，３１ＮＡＮＤゲート、４０，４１ Ｎ
ＯＲゲート、６０，２６０ 制御回路、１００〜１０５
入出力回路、２００ 機能モジュール、２０２，３１
３ ＡＮＤゲート、２５０ レシーバ制御回路、２７
０，３１０ 遅延回路、２９０ レシーバ出力回路、３
２０ ラッチ回路。

フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ03 KB32 KB33 KB35 QQ01 QQ08 5J056 AA01 AA05 AA33 BB17 CC00 CC05 CC14 DD13 DD52 DD55 EE11 FF08 GG08 GG09 GG12 KK01

Claims (9)

【特許請求の範囲】
1. 【請求項１】 バスを介して信号の送受信を行なうため
   の入出力回路であって、 前記バスへ信号を出力するドライバ回路と、 前記ドライバ回路を制御する制御信号を出力する制御回
   路と、 前記バスから信号を入力するレシーバ回路とを含み、 前記ドライバ回路は、前記制御回路から出力される制御
   信号に応答して、出力すべき信号の振幅を制限する、入
   出力回路。
2. 【請求項２】 前記制御回路は、前記レシーバ回路の出
   力信号を受信してから所定期間経過後に前記制御信号を
   出力し、 前記ドライバ回路は、前記制御信号に応答してハイイン
   ピーダンス状態となる、請求項１に記載の入出力回路。
3. 【請求項３】 前記入出力回路はさらに、 前記ドライバ回路がハイインピーダンス状態となったと
   きの前記バスの電位を保持する保持ドライバ回路を含
   む、請求項２に記載の入出力回路。
4. 【請求項４】 前記保持ドライバ回路は、 前記信号を入力するインバータと、 電源ノードと前記インバータとの間に接続されるダイオ
   ード素子と、 接地ノードと前記インバータとの間に接続されるダイオ
   ード素子とを含む、請求項３に記載の入出力回路。
5. 【請求項５】 前記保持ドライバ回路は、 外部電源電位よりも低い第１の外部電位および接地電位
   よりも高い第２の外部電位を受け、前記信号を入力する
   インバータを含む、請求項３に記載の入出力回路。
6. 【請求項６】 前記保持ドライバ回路はさらに、 前記ドライバ回路がハイインピーダンス状態となったと
   きに前記信号を前記保持ドライバ回路に入力するスイッ
   チ回路を含む、請求項３に記載の入出力回路。
7. 【請求項７】 前記制御回路は前記レシーバ回路に入力
   される信号が前記レシーバ回路のしきい値電圧よりも所
   定値分高い場合にハイレベルの制御信号を出力し、前記
   レシーバのしきい値電圧よりも所定値分低い場合にロウ
   レベルの制御信号を出力する、請求項１に記載の入出力
   回路。
8. 【請求項８】 前記レシーバ回路は、電源ノードと出力
   ノードとの間に接続され、その制御電極が前記信号が入
   力される入力ノードに接続される第１のトランジスタ
   と、 前記出力ノードと接地ノードとの間に接続され、その制
   御電極が前記入力ノードに接続される第２のトランジス
   タとを含み、 前記制御回路は、前記電源ノードと前記出力ノードとの
   間に接続され、その制御電極が前記入力ノードに接続さ
   れる第３のトランジスタと、 前記出力ノードと前記接地ノードとの間に接続され、そ
   の制御電極が前記入力ノードに接続される第４のトラン
   ジスタと、 前記第４のトランジスタと前記出力ノードとの間に接続
   され、前記信号の電位がロウレベルからハイレベルへ変
   化する期間中はオフになる第１のスイッチング素子と、 前記第３のトランジスタと前記出力ノードとの間に接続
   され、前記信号の電位がハイレベルからロウレベルへ変
   化する期間中はオフとなる第２のスイッチング素子とを
   含む、請求項７に記載の入出力回路。
9. 【請求項９】 前記レシーバ回路は、 外部から入力されるクロック信号に同期して所定期間動
   作する出力段と、 前記出力段から出力された信号をラッチするラッチ段と
   を含む、請求項１に記載の入出力回路。