JPH0511863A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0511863A JPH0511863A JP18569891A JP18569891A JPH0511863A JP H0511863 A JPH0511863 A JP H0511863A JP 18569891 A JP18569891 A JP 18569891A JP 18569891 A JP18569891 A JP 18569891A JP H0511863 A JPH0511863 A JP H0511863A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- switch group
- potential
- capacitance
- generating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 直列抵抗値を小さくすることなく、セトリン
グタイムを短くすることができる基準電圧発生回路を提
供する。 【構成】 制御回路4はアドレス生成回路3のアドレス
変化に対して、クロックφSに同期してスイッチ群2に
アドレッシングを行うと共に、スイッチSPをオンす
る。また、制御回路4はクロックφTに同期してスイッ
チ群1にアドレッシングを行うと共に、スイッチSPを
オフする。容量CPはクロックφSに同期して所定のレベ
ルにチャージされ、クロックφTに同期して負荷容量CL
のチャージを開始する。これにより、負荷容量CLに対
するセトリングタイムを短くすることができる。
グタイムを短くすることができる基準電圧発生回路を提
供する。 【構成】 制御回路4はアドレス生成回路3のアドレス
変化に対して、クロックφSに同期してスイッチ群2に
アドレッシングを行うと共に、スイッチSPをオンす
る。また、制御回路4はクロックφTに同期してスイッ
チ群1にアドレッシングを行うと共に、スイッチSPを
オフする。容量CPはクロックφSに同期して所定のレベ
ルにチャージされ、クロックφTに同期して負荷容量CL
のチャージを開始する。これにより、負荷容量CLに対
するセトリングタイムを短くすることができる。
Description
【0001】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特に電圧を抵抗比によって分圧し、所定の電圧を出
力する基準電圧発生回路に関する。
し、特に電圧を抵抗比によって分圧し、所定の電圧を出
力する基準電圧発生回路に関する。
【0002】
【従来の技術】従来よく知られている抵抗直列接続型の
基準電圧発生回路としては、例えば、22スケーリング
の場合、図3に示すように構成されている。即ち、電源
電圧Vrefと接地電位との間に、同一抵抗値Rの抵抗素
子が22個直列に接続されている。このとき、電源電圧
Vref に対してスケーリングを行うと、前記抵抗素子の
(22+1)個のノードにおいて、Vref 、(3/4)
Vref,…,(1/4)Vref,0の電位を得る。各ノー
ドにはスイッチT1〜T5が接続されていて、スイッチ
群1が設けられており、この各スイッチT1〜T5の共
通接続端が出力端子Voutに接続されている。この出力
端子Voutと接地との間には、負荷容量CLが挿入されて
いる。
基準電圧発生回路としては、例えば、22スケーリング
の場合、図3に示すように構成されている。即ち、電源
電圧Vrefと接地電位との間に、同一抵抗値Rの抵抗素
子が22個直列に接続されている。このとき、電源電圧
Vref に対してスケーリングを行うと、前記抵抗素子の
(22+1)個のノードにおいて、Vref 、(3/4)
Vref,…,(1/4)Vref,0の電位を得る。各ノー
ドにはスイッチT1〜T5が接続されていて、スイッチ
群1が設けられており、この各スイッチT1〜T5の共
通接続端が出力端子Voutに接続されている。この出力
端子Voutと接地との間には、負荷容量CLが挿入されて
いる。
【0003】一方、制御回路4はアドレス生成回路3が
出力するアドレスに応じて前記各ノードに接続されたス
イッチT1〜T5からなるスイッチ群1を制御し、所定
の電位のノードに接続されるスイッチを選択して導通状
態にする。これにより、スイッチT1〜T5の共通接続
端から出力端子VOUT に基準電位が出力される。
出力するアドレスに応じて前記各ノードに接続されたス
イッチT1〜T5からなるスイッチ群1を制御し、所定
の電位のノードに接続されるスイッチを選択して導通状
態にする。これにより、スイッチT1〜T5の共通接続
端から出力端子VOUT に基準電位が出力される。
【0004】図4は図3の基準電圧発生回路を使用して
容量負荷CLをチャージした場合の電位の変化を示す。
一例としてスイッチT4に接続するノードの電位とスイ
ッチT3に接続するノードの電位とをくり返し選択す
る。一方、スイッチT1〜T5に対するアドレスad1
〜ad5はφTの立ち上がりで変化するように制御され
るものとする。
容量負荷CLをチャージした場合の電位の変化を示す。
一例としてスイッチT4に接続するノードの電位とスイ
ッチT3に接続するノードの電位とをくり返し選択す
る。一方、スイッチT1〜T5に対するアドレスad1
〜ad5はφTの立ち上がりで変化するように制御され
るものとする。
【0005】初期状態として負荷容量CLが電位V3にチ
ャージされているとすると、φT のA点での立ち上がり
をうけて、負荷容量CLの電位は時定数RCLで電位V4
までチャージアップされる。次に、φTのC点での立ち
上がりをうけて、負荷容量CLの電位はやはり時定数R
CLで電位V3までディスチャージされる。
ャージされているとすると、φT のA点での立ち上がり
をうけて、負荷容量CLの電位は時定数RCLで電位V4
までチャージアップされる。次に、φTのC点での立ち
上がりをうけて、負荷容量CLの電位はやはり時定数R
CLで電位V3までディスチャージされる。
【0006】
【発明が解決しようとする課題】しかしながら、この従
来の基準電圧発生回路では、セトリングタイムが抵抗値
Rと負荷容量CLとで決定されるため、長くなるとう欠
点がある。
来の基準電圧発生回路では、セトリングタイムが抵抗値
Rと負荷容量CLとで決定されるため、長くなるとう欠
点がある。
【0007】また、セトリングタイムを小さくする1つ
の手段としては、抵抗値Rを小さくすることが考えられ
るが、そうすると、22個の直列抵抗Rを流れる電流が
大きくなってしまうという問題点が発生する。
の手段としては、抵抗値Rを小さくすることが考えられ
るが、そうすると、22個の直列抵抗Rを流れる電流が
大きくなってしまうという問題点が発生する。
【0008】本発明はかかる問題点に鑑みてなされたも
のであって、直列抵抗の抵抗値を小さくすることなく、
セトリングタイムを短くすることができる基準電圧発生
回路を提供することを目的とする。
のであって、直列抵抗の抵抗値を小さくすることなく、
セトリングタイムを短くすることができる基準電圧発生
回路を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明に係る基準電圧発
生回路は、電圧を抵抗比によって分圧して得た各ノード
に一端を接続し他端を共通に接続した複数個のスイッチ
からなる第1のスイッチ群と、この第1のスイッチ群の
前記共通の接続端に接続された出力端子と、前記第1の
スイッチ群と対をなして前記各ノードに一端を接続し他
端を共通接続した第2のスイッチ群と、前記第1のスイ
ッチ群の共通接続端と前記第2のスイッチ群の共通接続
端との間に設けられた第3のスイッチと、前記第2のス
イッチ群の共通接続端と接地電位との間に挿入されたプ
リチャージ用容量と、アドレス生成回路と、このアドレ
ス生成回路が出力するアドレス変化に応じて前記第2の
スイッチ群を制御すると共に、前記第3のスイッチをオ
ン状態とすることにより前記アドレス生成回路が出力す
るアドレス変化に応じて遅延をもって前記第1のスイッ
チ群を制御する制御回路とを有することを特徴とする。
生回路は、電圧を抵抗比によって分圧して得た各ノード
に一端を接続し他端を共通に接続した複数個のスイッチ
からなる第1のスイッチ群と、この第1のスイッチ群の
前記共通の接続端に接続された出力端子と、前記第1の
スイッチ群と対をなして前記各ノードに一端を接続し他
端を共通接続した第2のスイッチ群と、前記第1のスイ
ッチ群の共通接続端と前記第2のスイッチ群の共通接続
端との間に設けられた第3のスイッチと、前記第2のス
イッチ群の共通接続端と接地電位との間に挿入されたプ
リチャージ用容量と、アドレス生成回路と、このアドレ
ス生成回路が出力するアドレス変化に応じて前記第2の
スイッチ群を制御すると共に、前記第3のスイッチをオ
ン状態とすることにより前記アドレス生成回路が出力す
るアドレス変化に応じて遅延をもって前記第1のスイッ
チ群を制御する制御回路とを有することを特徴とする。
【0010】
【作用】本発明においては、制御回路が負荷容量とプリ
チャージ用容量とのチャージシェアにより負荷容量を所
定の電位までチャージするため、セトリングタイムを極
めて短くすることができる。この場合に、直列抵抗値は
小さくする必要がないので、電流値が高くなるというよ
うな弊害もない。
チャージ用容量とのチャージシェアにより負荷容量を所
定の電位までチャージするため、セトリングタイムを極
めて短くすることができる。この場合に、直列抵抗値は
小さくする必要がないので、電流値が高くなるというよ
うな弊害もない。
【0011】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0012】図1は本発明の実施例に係る基準電圧発生
回路を示す回路図である。同図に示すように、電源電位
Vrefと接地電位との間に、抵抗値Rの抵抗素子を4本
直列に接続したものが挿入されている。前記抵抗素子の
5個のノードには夫々スイッチの一端が接続されてお
り、この5個のスイッチT1〜T5からなるスイッチ群
1の他端はいずれも共通に接続されている。この共通接
続端は出力端子VOUT に接続されている。この出力端子
Voutには容量負荷CLが挿入される。
回路を示す回路図である。同図に示すように、電源電位
Vrefと接地電位との間に、抵抗値Rの抵抗素子を4本
直列に接続したものが挿入されている。前記抵抗素子の
5個のノードには夫々スイッチの一端が接続されてお
り、この5個のスイッチT1〜T5からなるスイッチ群
1の他端はいずれも共通に接続されている。この共通接
続端は出力端子VOUT に接続されている。この出力端子
Voutには容量負荷CLが挿入される。
【0013】同様に、5個のスイッチS1〜S5からな
るスイッチ群2の各スイッチの一端が前記抵抗素子
(R)の各ノードに夫々接続されている。そして、スイ
ッチ群2の各スイッチの他端はいずれも共通に接続され
ている。
るスイッチ群2の各スイッチの一端が前記抵抗素子
(R)の各ノードに夫々接続されている。そして、スイ
ッチ群2の各スイッチの他端はいずれも共通に接続され
ている。
【0014】スイッチ群1の共通接続端と、スイッチ群
2の共通接続端との間には、第3のスイッチSPが接続
されている。従って、第3のスイッチSPの一端は出力
端子VOUTにも接続されている。また、スイッチ群2の
共通接続端と接地電位との間には容量CPが挿入されて
いる。
2の共通接続端との間には、第3のスイッチSPが接続
されている。従って、第3のスイッチSPの一端は出力
端子VOUTにも接続されている。また、スイッチ群2の
共通接続端と接地電位との間には容量CPが挿入されて
いる。
【0015】アドレス生成回路3の出力は制御回路4に
入力される。制御回路4は信号φSにより作動するラッ
チと、信号φTにより作動するラッチとを備えており、
前記スイッチ群1,2及びスイッチSPを制御する。
入力される。制御回路4は信号φSにより作動するラッ
チと、信号φTにより作動するラッチとを備えており、
前記スイッチ群1,2及びスイッチSPを制御する。
【0016】次に、本実施例に係る基準電圧発生回路の
動作について説明する。
動作について説明する。
【0017】図2は図1の基準電圧発生回路の動作を示
すタイミングチャート図であり、ここでは容量負荷CL
を接続し、スイッチT4(S4)に接続するノードの電
位V4とスイッチT3(S3)に接続するノードの電位
V3を交互に選択するものとする。
すタイミングチャート図であり、ここでは容量負荷CL
を接続し、スイッチT4(S4)に接続するノードの電
位V4とスイッチT3(S3)に接続するノードの電位
V3を交互に選択するものとする。
【0018】スイッチS1〜S5に対するアドレスad
1〜ad5は信号φSの立ち上がりで変化するように制
御され、スイッチT1〜T5に対するアドレスad1〜
ad5は信号φTの立ち上がりで前記アドレスad1〜
ad5をフェッチするように制御される。
1〜ad5は信号φSの立ち上がりで変化するように制
御され、スイッチT1〜T5に対するアドレスad1〜
ad5は信号φTの立ち上がりで前記アドレスad1〜
ad5をフェッチするように制御される。
【0019】このとき、クロックφTの立ち上がりから
クロックφSの立ち上がりの間に制御信号の出力φPがH
レベルになり、この出力φPがHレベルの間、スイッチ
SPはオン状態となるように制御される。
クロックφSの立ち上がりの間に制御信号の出力φPがH
レベルになり、この出力φPがHレベルの間、スイッチ
SPはオン状態となるように制御される。
【0020】初期状態として、容量CPが電位V4に、容
量CLが電位V3 にチャージされているとすると、A点
で信号φPの立ち上がりを受けて容量CLの電位はチャー
ジシェアにより、下記数式1にて示す電位に急速にチャ
ージアップされる。
量CLが電位V3 にチャージされているとすると、A点
で信号φPの立ち上がりを受けて容量CLの電位はチャー
ジシェアにより、下記数式1にて示す電位に急速にチャ
ージアップされる。
【0021】
【数1】CP ・(V4 −V3 )/(CL+CP)
【0022】いま、容量CPを容量CLの10倍とする
と、所定の電位変化の約90%をチャージシェアにより
チャージアップすることとなる。次に、信号φP がB点
で立ち下がるまでの間、容量CLは時定数(CL+CP)
Rで徐々にチャージされるが、B点でスイッチSPがオ
フとなり、容量CPが切り離されると、それ以降は時定
数CL・Rで電位V4までチャージされることとなる。
と、所定の電位変化の約90%をチャージシェアにより
チャージアップすることとなる。次に、信号φP がB点
で立ち下がるまでの間、容量CLは時定数(CL+CP)
Rで徐々にチャージされるが、B点でスイッチSPがオ
フとなり、容量CPが切り離されると、それ以降は時定
数CL・Rで電位V4までチャージされることとなる。
【0023】一方、容量CP はB点でφPが立ち下がり
スイッチSPがオフになると、時定数CP・Rで電位V3
までディスチャージされる。
スイッチSPがオフになると、時定数CP・Rで電位V3
までディスチャージされる。
【0024】次に、φPがC点で立ち上がると、容量CL
の電位はチャージシェアにより下記数式2にて示す電位
に急速にデイスチャージされる。
の電位はチャージシェアにより下記数式2にて示す電位
に急速にデイスチャージされる。
【0025】
【数2】CP ・(V3 −V4 )/(CL+CP)
【0026】同様に、容量CPを容量CLの10倍とする
と、所定の電位変化の約90%がデイスチャージされ
る。次に、φPがD点で立ち下がるまでの間、容量CLは
時定数(CL+CP)Rで徐々にチャージされるが、D点
で容量CPが切り離されると、それ以降は時定数CL・R
で電位V3までディスチャージされることなる。
と、所定の電位変化の約90%がデイスチャージされ
る。次に、φPがD点で立ち下がるまでの間、容量CLは
時定数(CL+CP)Rで徐々にチャージされるが、D点
で容量CPが切り離されると、それ以降は時定数CL・R
で電位V3までディスチャージされることなる。
【0027】一方、容量CPはD点でφPが立ち下がる
と、時定数CP・Rで電位V4 までチャージアップされ
る。
と、時定数CP・Rで電位V4 までチャージアップされ
る。
【0028】この図2に示すように、本実施例において
は、セトリングタイムが極めて短い。
は、セトリングタイムが極めて短い。
【0029】
【発明の効果】以上説明したように、本発明に係る基準
電圧発生回路においては、負荷容量とプリチャージ用容
量とのチャージシェアにより所定の電位変化近くまでチ
ャージするため、抵抗値を小さくすることなくセトリン
グタイムを著しく短くすることができるという効果を奏
する。
電圧発生回路においては、負荷容量とプリチャージ用容
量とのチャージシェアにより所定の電位変化近くまでチ
ャージするため、抵抗値を小さくすることなくセトリン
グタイムを著しく短くすることができるという効果を奏
する。
【図1】本発明の実施例に係る基準電圧発生回路を示す
回路図である。
回路図である。
【図2】同じくその基準電圧発生回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図3】従来の基準電圧発生回路を示す回路図である。
【図4】同じくそのタイミングチャート図である。
1.2;スイッチ群 3;アドレス生成回路 4;制御回路 T1〜T5、S1〜S5、SP;スイッチ CP;容量 CL;負荷容量 Vout;出力端子
Claims (1)
- 【特許請求の範囲】 【請求項1】 電圧を抵抗比によって分圧して得た各ノ
ードに一端を接続し他端を共通に接続した複数個のスイ
ッチからなる第1のスイッチ群と、この第1のスイッチ
群の前記共通の接続端に接続された出力端子と、前記第
1のスイッチ群と対をなして前記各ノードに一端を接続
し他端を共通接続した第2のスイッチ群と、前記第1の
スイッチ群の共通接続端と前記第2のスイッチ群の共通
接続端との間に設けられた第3のスイッチと、前記第2
のスイッチ群の共通接続端と接地電位との間に挿入され
たプリチャージ用容量と、アドレス生成回路と、このア
ドレス生成回路が出力するアドレス変化に応じて前記第
2のスイッチ群を制御すると共に、前記第3のスイッチ
をオン状態とすることにより前記アドレス生成回路が出
力するアドレス変化に応じて遅延をもって前記第1のス
イッチ群を制御する制御回路とを有することを特徴とす
る基準電圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18569891A JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18569891A JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0511863A true JPH0511863A (ja) | 1993-01-22 |
Family
ID=16175306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18569891A Pending JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0511863A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
WO2024169418A1 (zh) * | 2023-02-15 | 2024-08-22 | 歌尔微电子股份有限公司 | 电荷泵电路和电子设备 |
-
1991
- 1991-06-29 JP JP18569891A patent/JPH0511863A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
WO2024169418A1 (zh) * | 2023-02-15 | 2024-08-22 | 歌尔微电子股份有限公司 | 电荷泵电路和电子设备 |
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