JPH0511863A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0511863A JPH0511863A JP18569891A JP18569891A JPH0511863A JP H0511863 A JPH0511863 A JP H0511863A JP 18569891 A JP18569891 A JP 18569891A JP 18569891 A JP18569891 A JP 18569891A JP H0511863 A JPH0511863 A JP H0511863A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- switch group
- potential
- capacitance
- generating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 直列抵抗値を小さくすることなく、セトリン
グタイムを短くすることができる基準電圧発生回路を提
供する。 【構成】 制御回路４はアドレス生成回路３のアドレス
変化に対して、クロックφSに同期してスイッチ群２に
アドレッシングを行うと共に、スイッチＳPをオンす
る。また、制御回路４はクロックφTに同期してスイッ
チ群１にアドレッシングを行うと共に、スイッチＳPを
オフする。容量ＣPはクロックφSに同期して所定のレベ
ルにチャージされ、クロックφTに同期して負荷容量ＣL
のチャージを開始する。これにより、負荷容量ＣLに対
するセトリングタイムを短くすることができる。
グタイムを短くすることができる基準電圧発生回路を提
供する。 【構成】 制御回路４はアドレス生成回路３のアドレス
変化に対して、クロックφSに同期してスイッチ群２に
アドレッシングを行うと共に、スイッチＳPをオンす
る。また、制御回路４はクロックφTに同期してスイッ
チ群１にアドレッシングを行うと共に、スイッチＳPを
オフする。容量ＣPはクロックφSに同期して所定のレベ
ルにチャージされ、クロックφTに同期して負荷容量ＣL
のチャージを開始する。これにより、負荷容量ＣLに対
するセトリングタイムを短くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特に電圧を抵抗比によって分圧し、所定の電圧を出
力する基準電圧発生回路に関する。
し、特に電圧を抵抗比によって分圧し、所定の電圧を出
力する基準電圧発生回路に関する。
【０００２】
【従来の技術】従来よく知られている抵抗直列接続型の
基準電圧発生回路としては、例えば、２2スケーリング
の場合、図３に示すように構成されている。即ち、電源
電圧Ｖrefと接地電位との間に、同一抵抗値Ｒの抵抗素
子が２2個直列に接続されている。このとき、電源電圧
Ｖref に対してスケーリングを行うと、前記抵抗素子の
（２2＋１）個のノードにおいて、Ｖref 、（３／４）
Ｖref，…，（１／４）Ｖref，０の電位を得る。各ノー
ドにはスイッチＴ１〜Ｔ５が接続されていて、スイッチ
群１が設けられており、この各スイッチＴ１〜Ｔ５の共
通接続端が出力端子Ｖoutに接続されている。この出力
端子Ｖoutと接地との間には、負荷容量ＣLが挿入されて
いる。
基準電圧発生回路としては、例えば、２2スケーリング
の場合、図３に示すように構成されている。即ち、電源
電圧Ｖrefと接地電位との間に、同一抵抗値Ｒの抵抗素
子が２2個直列に接続されている。このとき、電源電圧
Ｖref に対してスケーリングを行うと、前記抵抗素子の
（２2＋１）個のノードにおいて、Ｖref 、（３／４）
Ｖref，…，（１／４）Ｖref，０の電位を得る。各ノー
ドにはスイッチＴ１〜Ｔ５が接続されていて、スイッチ
群１が設けられており、この各スイッチＴ１〜Ｔ５の共
通接続端が出力端子Ｖoutに接続されている。この出力
端子Ｖoutと接地との間には、負荷容量ＣLが挿入されて
いる。
【０００３】一方、制御回路４はアドレス生成回路３が
出力するアドレスに応じて前記各ノードに接続されたス
イッチＴ１〜Ｔ５からなるスイッチ群１を制御し、所定
の電位のノードに接続されるスイッチを選択して導通状
態にする。これにより、スイッチＴ１〜Ｔ５の共通接続
端から出力端子ＶOUT に基準電位が出力される。
出力するアドレスに応じて前記各ノードに接続されたス
イッチＴ１〜Ｔ５からなるスイッチ群１を制御し、所定
の電位のノードに接続されるスイッチを選択して導通状
態にする。これにより、スイッチＴ１〜Ｔ５の共通接続
端から出力端子ＶOUT に基準電位が出力される。
【０００４】図４は図３の基準電圧発生回路を使用して
容量負荷ＣLをチャージした場合の電位の変化を示す。
一例としてスイッチＴ４に接続するノードの電位とスイ
ッチＴ３に接続するノードの電位とをくり返し選択す
る。一方、スイッチＴ１〜Ｔ５に対するアドレスａｄ１
〜ａｄ５はφTの立ち上がりで変化するように制御され
るものとする。
容量負荷ＣLをチャージした場合の電位の変化を示す。
一例としてスイッチＴ４に接続するノードの電位とスイ
ッチＴ３に接続するノードの電位とをくり返し選択す
る。一方、スイッチＴ１〜Ｔ５に対するアドレスａｄ１
〜ａｄ５はφTの立ち上がりで変化するように制御され
るものとする。
【０００５】初期状態として負荷容量ＣLが電位Ｖ3にチ
ャージされているとすると、φT のＡ点での立ち上がり
をうけて、負荷容量ＣLの電位は時定数ＲＣLで電位Ｖ4
までチャージアップされる。次に、φTのＣ点での立ち
上がりをうけて、負荷容量ＣLの電位はやはり時定数Ｒ
ＣLで電位Ｖ3までディスチャージされる。
ャージされているとすると、φT のＡ点での立ち上がり
をうけて、負荷容量ＣLの電位は時定数ＲＣLで電位Ｖ4
までチャージアップされる。次に、φTのＣ点での立ち
上がりをうけて、負荷容量ＣLの電位はやはり時定数Ｒ
ＣLで電位Ｖ3までディスチャージされる。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の基準電圧発生回路では、セトリングタイムが抵抗値
Ｒと負荷容量ＣLとで決定されるため、長くなるとう欠
点がある。
来の基準電圧発生回路では、セトリングタイムが抵抗値
Ｒと負荷容量ＣLとで決定されるため、長くなるとう欠
点がある。
【０００７】また、セトリングタイムを小さくする１つ
の手段としては、抵抗値Ｒを小さくすることが考えられ
るが、そうすると、２2個の直列抵抗Ｒを流れる電流が
大きくなってしまうという問題点が発生する。
の手段としては、抵抗値Ｒを小さくすることが考えられ
るが、そうすると、２2個の直列抵抗Ｒを流れる電流が
大きくなってしまうという問題点が発生する。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、直列抵抗の抵抗値を小さくすることなく、
セトリングタイムを短くすることができる基準電圧発生
回路を提供することを目的とする。
のであって、直列抵抗の抵抗値を小さくすることなく、
セトリングタイムを短くすることができる基準電圧発生
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る基準電圧発
生回路は、電圧を抵抗比によって分圧して得た各ノード
に一端を接続し他端を共通に接続した複数個のスイッチ
からなる第１のスイッチ群と、この第１のスイッチ群の
前記共通の接続端に接続された出力端子と、前記第１の
スイッチ群と対をなして前記各ノードに一端を接続し他
端を共通接続した第２のスイッチ群と、前記第１のスイ
ッチ群の共通接続端と前記第２のスイッチ群の共通接続
端との間に設けられた第３のスイッチと、前記第２のス
イッチ群の共通接続端と接地電位との間に挿入されたプ
リチャージ用容量と、アドレス生成回路と、このアドレ
ス生成回路が出力するアドレス変化に応じて前記第２の
スイッチ群を制御すると共に、前記第３のスイッチをオ
ン状態とすることにより前記アドレス生成回路が出力す
るアドレス変化に応じて遅延をもって前記第１のスイッ
チ群を制御する制御回路とを有することを特徴とする。
生回路は、電圧を抵抗比によって分圧して得た各ノード
に一端を接続し他端を共通に接続した複数個のスイッチ
からなる第１のスイッチ群と、この第１のスイッチ群の
前記共通の接続端に接続された出力端子と、前記第１の
スイッチ群と対をなして前記各ノードに一端を接続し他
端を共通接続した第２のスイッチ群と、前記第１のスイ
ッチ群の共通接続端と前記第２のスイッチ群の共通接続
端との間に設けられた第３のスイッチと、前記第２のス
イッチ群の共通接続端と接地電位との間に挿入されたプ
リチャージ用容量と、アドレス生成回路と、このアドレ
ス生成回路が出力するアドレス変化に応じて前記第２の
スイッチ群を制御すると共に、前記第３のスイッチをオ
ン状態とすることにより前記アドレス生成回路が出力す
るアドレス変化に応じて遅延をもって前記第１のスイッ
チ群を制御する制御回路とを有することを特徴とする。
【００１０】
【作用】本発明においては、制御回路が負荷容量とプリ
チャージ用容量とのチャージシェアにより負荷容量を所
定の電位までチャージするため、セトリングタイムを極
めて短くすることができる。この場合に、直列抵抗値は
小さくする必要がないので、電流値が高くなるというよ
うな弊害もない。
チャージ用容量とのチャージシェアにより負荷容量を所
定の電位までチャージするため、セトリングタイムを極
めて短くすることができる。この場合に、直列抵抗値は
小さくする必要がないので、電流値が高くなるというよ
うな弊害もない。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は本発明の実施例に係る基準電圧発生
回路を示す回路図である。同図に示すように、電源電位
Ｖrefと接地電位との間に、抵抗値Ｒの抵抗素子を４本
直列に接続したものが挿入されている。前記抵抗素子の
５個のノードには夫々スイッチの一端が接続されてお
り、この５個のスイッチＴ１〜Ｔ５からなるスイッチ群
１の他端はいずれも共通に接続されている。この共通接
続端は出力端子ＶOUT に接続されている。この出力端子
Ｖoutには容量負荷ＣLが挿入される。
回路を示す回路図である。同図に示すように、電源電位
Ｖrefと接地電位との間に、抵抗値Ｒの抵抗素子を４本
直列に接続したものが挿入されている。前記抵抗素子の
５個のノードには夫々スイッチの一端が接続されてお
り、この５個のスイッチＴ１〜Ｔ５からなるスイッチ群
１の他端はいずれも共通に接続されている。この共通接
続端は出力端子ＶOUT に接続されている。この出力端子
Ｖoutには容量負荷ＣLが挿入される。
【００１３】同様に、５個のスイッチＳ１〜Ｓ５からな
るスイッチ群２の各スイッチの一端が前記抵抗素子
（Ｒ）の各ノードに夫々接続されている。そして、スイ
ッチ群２の各スイッチの他端はいずれも共通に接続され
ている。
るスイッチ群２の各スイッチの一端が前記抵抗素子
（Ｒ）の各ノードに夫々接続されている。そして、スイ
ッチ群２の各スイッチの他端はいずれも共通に接続され
ている。
【００１４】スイッチ群１の共通接続端と、スイッチ群
２の共通接続端との間には、第３のスイッチＳPが接続
されている。従って、第３のスイッチＳPの一端は出力
端子ＶOUTにも接続されている。また、スイッチ群２の
共通接続端と接地電位との間には容量ＣPが挿入されて
いる。
２の共通接続端との間には、第３のスイッチＳPが接続
されている。従って、第３のスイッチＳPの一端は出力
端子ＶOUTにも接続されている。また、スイッチ群２の
共通接続端と接地電位との間には容量ＣPが挿入されて
いる。
【００１５】アドレス生成回路３の出力は制御回路４に
入力される。制御回路４は信号φSにより作動するラッ
チと、信号φTにより作動するラッチとを備えており、
前記スイッチ群１，２及びスイッチＳPを制御する。
入力される。制御回路４は信号φSにより作動するラッ
チと、信号φTにより作動するラッチとを備えており、
前記スイッチ群１，２及びスイッチＳPを制御する。
【００１６】次に、本実施例に係る基準電圧発生回路の
動作について説明する。
動作について説明する。
【００１７】図２は図１の基準電圧発生回路の動作を示
すタイミングチャート図であり、ここでは容量負荷ＣL
を接続し、スイッチＴ４（Ｓ４）に接続するノードの電
位Ｖ４とスイッチＴ３（Ｓ３）に接続するノードの電位
Ｖ３を交互に選択するものとする。
すタイミングチャート図であり、ここでは容量負荷ＣL
を接続し、スイッチＴ４（Ｓ４）に接続するノードの電
位Ｖ４とスイッチＴ３（Ｓ３）に接続するノードの電位
Ｖ３を交互に選択するものとする。
【００１８】スイッチＳ１〜Ｓ５に対するアドレスａｄ
１〜ａｄ５は信号φSの立ち上がりで変化するように制
御され、スイッチＴ１〜Ｔ５に対するアドレスａｄ１〜
ａｄ５は信号φTの立ち上がりで前記アドレスａｄ１〜
ａｄ５をフェッチするように制御される。
１〜ａｄ５は信号φSの立ち上がりで変化するように制
御され、スイッチＴ１〜Ｔ５に対するアドレスａｄ１〜
ａｄ５は信号φTの立ち上がりで前記アドレスａｄ１〜
ａｄ５をフェッチするように制御される。
【００１９】このとき、クロックφTの立ち上がりから
クロックφSの立ち上がりの間に制御信号の出力φPがＨ
レベルになり、この出力φPがＨレベルの間、スイッチ
ＳPはオン状態となるように制御される。
クロックφSの立ち上がりの間に制御信号の出力φPがＨ
レベルになり、この出力φPがＨレベルの間、スイッチ
ＳPはオン状態となるように制御される。
【００２０】初期状態として、容量ＣPが電位Ｖ4に、容
量ＣLが電位Ｖ3 にチャージされているとすると、Ａ点
で信号φPの立ち上がりを受けて容量ＣLの電位はチャー
ジシェアにより、下記数式１にて示す電位に急速にチャ
ージアップされる。
量ＣLが電位Ｖ3 にチャージされているとすると、Ａ点
で信号φPの立ち上がりを受けて容量ＣLの電位はチャー
ジシェアにより、下記数式１にて示す電位に急速にチャ
ージアップされる。
【００２１】
【数１】ＣP ・（Ｖ4 −Ｖ3 ）／（ＣL＋ＣP）
【００２２】いま、容量ＣPを容量ＣLの１０倍とする
と、所定の電位変化の約９０％をチャージシェアにより
チャージアップすることとなる。次に、信号φP がＢ点
で立ち下がるまでの間、容量ＣLは時定数（ＣL＋ＣP）
Ｒで徐々にチャージされるが、Ｂ点でスイッチＳPがオ
フとなり、容量ＣPが切り離されると、それ以降は時定
数ＣL・Ｒで電位Ｖ4までチャージされることとなる。
と、所定の電位変化の約９０％をチャージシェアにより
チャージアップすることとなる。次に、信号φP がＢ点
で立ち下がるまでの間、容量ＣLは時定数（ＣL＋ＣP）
Ｒで徐々にチャージされるが、Ｂ点でスイッチＳPがオ
フとなり、容量ＣPが切り離されると、それ以降は時定
数ＣL・Ｒで電位Ｖ4までチャージされることとなる。
【００２３】一方、容量ＣP はＢ点でφPが立ち下がり
スイッチＳPがオフになると、時定数ＣP・Ｒで電位Ｖ3
までディスチャージされる。
スイッチＳPがオフになると、時定数ＣP・Ｒで電位Ｖ3
までディスチャージされる。
【００２４】次に、φPがＣ点で立ち上がると、容量ＣL
の電位はチャージシェアにより下記数式２にて示す電位
に急速にデイスチャージされる。
の電位はチャージシェアにより下記数式２にて示す電位
に急速にデイスチャージされる。
【００２５】
【数２】ＣP ・（Ｖ3 −Ｖ4 ）／（ＣL＋ＣP）
【００２６】同様に、容量ＣPを容量ＣLの１０倍とする
と、所定の電位変化の約９０％がデイスチャージされ
る。次に、φPがＤ点で立ち下がるまでの間、容量ＣLは
時定数（ＣL＋ＣP）Ｒで徐々にチャージされるが、Ｄ点
で容量ＣPが切り離されると、それ以降は時定数ＣL・Ｒ
で電位Ｖ3までディスチャージされることなる。
と、所定の電位変化の約９０％がデイスチャージされ
る。次に、φPがＤ点で立ち下がるまでの間、容量ＣLは
時定数（ＣL＋ＣP）Ｒで徐々にチャージされるが、Ｄ点
で容量ＣPが切り離されると、それ以降は時定数ＣL・Ｒ
で電位Ｖ3までディスチャージされることなる。
【００２７】一方、容量ＣPはＤ点でφPが立ち下がる
と、時定数ＣP・Ｒで電位Ｖ4 までチャージアップされ
る。
と、時定数ＣP・Ｒで電位Ｖ4 までチャージアップされ
る。
【００２８】この図２に示すように、本実施例において
は、セトリングタイムが極めて短い。
は、セトリングタイムが極めて短い。
【００２９】
【発明の効果】以上説明したように、本発明に係る基準
電圧発生回路においては、負荷容量とプリチャージ用容
量とのチャージシェアにより所定の電位変化近くまでチ
ャージするため、抵抗値を小さくすることなくセトリン
グタイムを著しく短くすることができるという効果を奏
する。
電圧発生回路においては、負荷容量とプリチャージ用容
量とのチャージシェアにより所定の電位変化近くまでチ
ャージするため、抵抗値を小さくすることなくセトリン
グタイムを著しく短くすることができるという効果を奏
する。
【図１】本発明の実施例に係る基準電圧発生回路を示す
回路図である。
回路図である。
【図２】同じくその基準電圧発生回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図３】従来の基準電圧発生回路を示す回路図である。
【図４】同じくそのタイミングチャート図である。
１．２；スイッチ群 ３；アドレス生成回路 ４；制御回路 Ｔ１〜Ｔ５、Ｓ１〜Ｓ５、ＳP；スイッチ ＣP；容量 ＣL；負荷容量 Ｖout；出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 電圧を抵抗比によって分圧して得た各ノ
ードに一端を接続し他端を共通に接続した複数個のスイ
ッチからなる第１のスイッチ群と、この第１のスイッチ
群の前記共通の接続端に接続された出力端子と、前記第
１のスイッチ群と対をなして前記各ノードに一端を接続
し他端を共通接続した第２のスイッチ群と、前記第１の
スイッチ群の共通接続端と前記第２のスイッチ群の共通
接続端との間に設けられた第３のスイッチと、前記第２
のスイッチ群の共通接続端と接地電位との間に挿入され
たプリチャージ用容量と、アドレス生成回路と、このア
ドレス生成回路が出力するアドレス変化に応じて前記第
２のスイッチ群を制御すると共に、前記第３のスイッチ
をオン状態とすることにより前記アドレス生成回路が出
力するアドレス変化に応じて遅延をもって前記第１のス
イッチ群を制御する制御回路とを有することを特徴とす
る基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18569891A JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18569891A JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511863A true JPH0511863A (ja) | 1993-01-22 |
Family
ID=16175306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18569891A Pending JPH0511863A (ja) | 1991-06-29 | 1991-06-29 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
| WO2024169418A1 (zh) * | 2023-02-15 | 2024-08-22 | 歌尔微电子股份有限公司 | 电荷泵电路和电子设备 |
-
1991
- 1991-06-29 JP JP18569891A patent/JPH0511863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
| WO2024169418A1 (zh) * | 2023-02-15 | 2024-08-22 | 歌尔微电子股份有限公司 | 电荷泵电路和电子设备 |
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