JP2007013190A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、複数の動作モードを有する半導体装置に於て、各モードに於て必要とされる電流供給量に応じて、内部降圧回路から適切な量の電流を供給することを目的とする。
【解決手段】３つ以上の複数の動作モードのうちの選択された動作モードで動作する半導体装置は、半導体装置の内部回路に内部電圧を供給する複数の電圧供給回路と、選択されたモードを示す信号に基づいて、前記３つの動作モードの各々に対してそれぞれ異なる数の電圧供給回路を騒動させる制御回路を有することを特徴とする。
【選択図】図１

Description

本発明は、一般に半導体集積回路に関し、詳しくは半導体集積回路の電圧降下回路に関する。

大きな集積度の半導体集積回路に於ては、トランジスタの信頼性確保や消費電流の削減のために、降下した駆動電圧で内部回路を動作させる必要がある。しかしながら外部インターフェース等の関係から、半導体集積回路に供給する駆動電圧を自由に設定することは困難である。そこで一般には、半導体集積回路内部に内部降圧回路を設け、外部から供給される駆動電圧を変換して所望の駆動電圧を得ている。

一般に半導体集積回路は、スタンバイモードとアクティブモードとの２つのモードで動作する。スタンバイモードは半導体集積回路の内部回路が非活性の場合の動作モードであり、アクティブモードは内部回路が活性化された場合の動作モードである。例えばＤＲＡＭ等の半導体記憶装置に於ては、スタンバイモードはコマンド入力を待機する状態であり、アクティブモードはメモリセルに対するデータ読み書きを行う動作状態である。

半導体集積回路のスタンバイモードとアクティブモードとでは、内部回路に供給する電流量や内部回路動作に伴う電圧のＡＣ変動に対する応答速度等の面に於て、内部降圧回路に要求される性能が異なる。スタンバイモード中は、トランジスタのリーク電流を補償する程度の供給電流量があれば充分であり、また内部回路が非活性であるので電圧のＡＣ変動に対する応答速度は遅くてよい。それに対してアクティブモード中は、大量の内部回路が動作するのでｍＡオーダーの電流供給が必要であり、また内部回路の動作に伴う電圧のＡＣ変動に対しては早い反応速度が必要である。

従って半導体集積回路の降圧回路は、スタンバイモードとアクティブモードとの２つの異なった動作モードに対応して、異なった制御を行う必要がある。

図５は、半導体集積回路で従来用いられる内部降圧回路の一例を示す。図５の降圧回路は、スタンバイモード及びアクティブモードに於て用いられる内部降圧回路２００と、アクティブモードに於てのみ用いられる内部降圧回路２１０とを含む。内部降圧回路２００は、ＰＭＯＳトランジスタ２０１、２０２、及び２０６と、ＮＭＯＳトランジスタ２０３乃至２０５を含み、内部降圧回路２１０は、ＰＭＯＳトランジスタ２１１及び２１２、ＮＭＯＳトランジスタ２１３乃至２１５、ＰＭＯＳトランジスタ２１６乃至２１８、更にインバータ２１９を含む。

内部降圧回路２００に於て、ＰＭＯＳトランジスタ２０１及び２０２とＮＭＯＳトランジスタ２０３乃至２０５とは、差動型の増幅器を構成する。即ち、基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合には、ＮＭＯＳトランジスタ２０３がオンになりノードＮ１の電位が下がる。従ってＰＭＯＳトランジスタ２０６がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトランジスタ２０３がオフとなりノードＮ１の電位が上がる。従ってＰＭＯＳトランジスタ２０６がオフとなり内部電圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ２０６のドレイン電位を差動型増幅器にフィードバックすることにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを生成することができる。

内部降圧回路２１０に於て、ＰＭＯＳトランジスタ２１１及び２１２とＮＭＯＳトランジスタ２１３乃至２１５とは、差動型の増幅器を構成する。即ち、基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合には、ＮＭＯＳトランジスタ２１３がオンになりノードＮ２の電位が下がる。従ってＰＭＯＳトランジスタ２１６がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトランジスタ２１３がオフとなりノードＮ２の電位が上がる。従ってＰＭＯＳトランジスタ２１６がオフとなり内部電圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ２１６のドレイン電位を差動型増幅器にフィードバックすることにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを生成することができる。また内部降圧回路２１０には、半導体集積回路のアクティブモードを指定する信号に応じて、その動作をオン・オフする機能が設けられている。即ち例えば、ＤＲＡＭに於ける／ＲＡＳ（row address strobe）信号をインバータ２１９を介してＮＭＯＳトランジスタ２１５のゲート入力とし、／ＲＡＳがローの場合のみ差動型増幅器が動作するように構成される。なおＰＭＯＳトランジスタ２１７及び２１８は、差動型増幅器が動作してない場合にノードＮ２等の電位が中間電位とならないように、ＮＭＯＳトランジスタ２１３及び２１４を電源電圧Ｖｃｃにクランプするために設けられている。

スタンバイモード時には内部降圧回路２００のみが電流を供給するので、供給電流量は少なく、電圧ＡＣ変動に対する反応速度は遅くてよい。具体的にはμＡオーダーの電流供給量と、μｓｅｃオーダーの反応速度があれば充分である。従って、内部降圧回路２００から内部回路に電流を供給するＰＭＯＳトランジスタ２０６のゲート幅は、比較的狭くてよい。また差動増幅器の消費電流はμＡオーダーでよい。

内部降圧回路２１０は、アクティブモード時に内部回路に電流を供給するので、供給電流量は多く、電圧ＡＣ変動に対する反応速度は早い必要がある。具体的には、ｍＡオーダーの電流供給量と、ｎｓｅｃオーダーの反応速度を必要とする。従って、内部降圧回路２１０から内部回路に電流を供給するＰＭＯＳトランジスタ２１６は、ゲート幅の比較的広いものが用いられる。また差動増幅器の消費電流はｍＡオーダー必要である。

ここで内部降圧回路２１０のみを用いて、スタンバイモード及びアクティブモードに対応することは可能である。しかしながら、供給電流量が少なくてよいスタンバイモード時に於ても内部降圧回路２１０を用いるとすると、内部降圧回路２１０に於ける電力消費量が内部降圧回路２００に於ける電力消費量よりも大きいため、無駄な電力消費の原因となる。実際、半導体集積回路のチップ内に３ｍＡを消費する内部降圧回路２１０を５個配置するとすると、内部降圧回路２１０全体での電流消費は最大１５ｍＡになる。

従って、図５のように、電力消費量の少ない内部降圧回路２００と電力消費量の多い内部降圧回路２１０とを、スタンバイモード及びアクティブモードに応じて制御する必要がある。

半導体集積回路には、上記スタンバイモードが更に２つのモードに分れているものが存在する。例えば、ＳＤＲＡＭ（Synchronous Dynamic RAM）に於ては、データ読み書きのためにメモリセルへのアクセスを実行するアクティブモードと、入力回路を動作させた状態でコマンド入力を待つアイドリングモードと、入力回路さえも動作させないパワーダウンモードとが存在する。

このアイドリングモードとパワーダウンモードとの違いについて、以下に説明する。

ＳＤＲＡＭは、クロックに同期して動作しかつ小振幅信号でバス上のデータ伝送を行うことによって、高速な動作及び高速なデータ伝送を可能にしている。このように外部バスのデータ伝送は小振幅信号で行うが、ＳＤＲＡＭの内部ではフル振幅の信号が用いられる。従って、入力信号を受け取るインターフェースであるＳＤＲＡＭの入力回路に於て、入力信号を増幅する必要があり、一般には差動増幅回路が用いられる。

図６に差動増幅回路の一例を示す。図６の差動増幅回路は、ＰＭＯＳトランジスタ２２１及び２２２と、ＮＭＯＳトランジスタ２２３乃至２２５を含む。入力信号の電圧が参照基準電圧Ｖｒｅｆより低いときにハイレベルの内部信号を内部回路に供給し、入力信号の電圧が参照基準電圧Ｖｒｅｆより高いときにローレベルの内部信号を内部回路に供給する。このような差動増幅回路に於ては、増幅時にはイネーブル信号Ｅｎａｂｌｅをハイレベルとして、ＮＭＯＳトランジスタ２２５を導通させておく必要がある。

外部信号入力を待つアイドリングモードに於ては、この差動増幅回路が増幅可能な状態、即ちＮＭＯＳトランジスタ２２５が導通した状態にしておく必要がある。従ってアイドリングモードでは、差動増幅回路に於て電流が消費される。一方パワーダウンモードに於ては、入力回路は非動作状態にあるので、差動増幅回路のＮＭＯＳトランジスタ２２５はオフである。従ってパワーダウンモードでは、差動増幅回路に於て電流は消費されない。

例えば入力端子数が５７個存在し、一つの差動増幅回路の消費電流を0.3ｍＡとすると、アイドリングモードに於て入力回路全体では１７ｍＡの電流が消費されることになる。

従来技術のスタンバイモード用の内部降圧回路２００は、μＡオーダーの電流供給能力しかないので、このアイドリングモードで必要とされる電流を供給することは出来ない。また従来技術のアクティブモード用の内部降圧回路２１０は、ｍＡオーダーの電流供給能力があるので、アイドリングモードで必要とされる電流を供給することは可能である。しかしながら当然のこととして、内部降圧回路２１０は、アイドリングモード以上に電流消費量が大きいアクティブモードで必要な電流を供給可能な設計となっているため、実際にはアイドリングモードで使用するのには過剰な電流供給能力を有することになる。即ち、従来の内部降圧回路２１０をアイドリングモードに用いたのでは、内部降圧回路２１０に於ける電力消費は無駄な電力消費となる。

従って、本発明は、複数の動作モードを有する半導体集積回路に於て、各モードに於て必要とされる電流供給量に応じて、内部降圧回路から適切な量の電流を供給することを目的とする。

請求項１に記載の発明においては、３つ以上の複数の動作モードのうちの選択された動作モードで動作する半導体装置は、該半導体装置の内部回路に内部電圧を供給する複数の電圧供給回路と、該選択されたモードを示す信号に基づいて、前記３つの動作モードの各々に対してそれぞれ異なる数の電圧供給回路を騒動させる制御回路を有することを特徴とする。

上記発明に於ては、内部回路に供給する電流量を、電圧供給回路の駆動数を調整することによって変化させるので、各動作モードに応じて適切な電流量を供給することが出来る。従って、電圧供給回路に於ける電力消費を最小限に抑さえることが可能となる。

請求項２記載の発明においては、請求項１記載の半導体装置において、前記半導体装置は同期型ＤＲＡＭであることを特徴とする。

上記発明に於ては、同期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費を最小限に抑さえることが可能となる。

請求項３記載の発明においては、請求項２記載の半導体装置において、前記複数の動作モードは、前記内部回路が非活性であるスタンバイモードと、データのアクセスを行なうアクティブモードを含むことを特徴とする。

上記発明に於ては、同期型ＤＲＡＭのスタンバイモードとアクティブモードに対して、適切な電流量を供給することが出来る。従って、同期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費を最小限に抑さえることが可能となる。

請求項４記載の発明においては、請求項１記載の半導体装置において、前記制御回路は、前記複数の動作モードの各々を示す信号の論理演算によって駆動する前記電圧供給回路の数を決定することを特徴とする。

上記発明に於ては、複数の動作モードの各々を示す信号の論理演算を行うことによって、容易に電圧供給回路の駆動数を決定することが出来る。

請求項５記載の発明においては、請求項１記載の半導体装置において、前記制御回路は、前記複数の電圧供給回路に分散されて配置されていることを特徴とする。

上記発明に於ては、動作モード信号の信号線を直接に電圧供給回路に接続することによって、チップ内の配線を簡略化することが出来る。

請求項６記載の発明においては、請求項１記載の半導体装置において、前記内部電圧は前記内部回路を動作させるための内部駆動電圧であり、前記複数の電圧供給回路は、外部駆動電圧を降下させた前記内部駆動電圧を生成することを特徴とする。

本発明に於ては、内部回路に供給する電流量を、電圧供給回路の駆動数を調整することによって変化させるので、各動作モードに応じて適切な電流量を供給することが出来る。従って、電圧供給回路に於ける電力消費を最小限に抑さえることが可能となる。

以下に本発明の原理と実施例を添付の図面を用いて説明する。

図１に本発明の原理を示す。図１に示されるように、本発明の原理によれば、複数（ｎ個）の内部降圧回路１０−１乃至１０−ｎは、論理回路１１からの信号によって駆動される。論理回路１１は、半導体集積回路の動作モードを指定するモード信号を受け取り、モード信号の論理演算に基づいて、内部降圧回路１０−１乃至１０−ｎのうちの幾つかを駆動する。駆動する内部降圧回路１０−１乃至１０−ｎの数及びどの回路を駆動するかは、論理回路１１の論理演算によって決定される。内部降圧回路１０−１乃至１０−ｎからの降圧電圧は、半導体集積回路の内部回路に供給される。

このような構成とすることにより、モード信号が指定する各モードに於て半導体集積回路の内部回路が必要とする電流供給量に応じて、適切な数の内部降圧回路を適切な部位に於て駆動することが可能になる。従って、内部降圧回路が消費する電力を必要最小限に抑さえることが可能となる。

図２は、本発明の原理をＳＤＲＡＭに応用する場合の構成を示す。図２に於てモード信号としては、アクティブモードを指定するアクティブモード信号と、アイドリングモードを指定するアイドリングモード信号とが供給される。論理回路１１は、アクティブモード信号とアイドリングモード信号とを入力とするオア回路２１−１乃至２１−ｍを含む。

オア回路２１−１乃至２１−ｍは、アクティブモード信号とアイドリングモード信号との論理和を取り、その出力を内部降圧回路１０−１乃至１０−ｍ（ｍ<ｎ）に供給する。従って内部降圧回路１０−１乃至１０−ｍは、アクティブモード時及びアイドリングモード時の両方において作動し、降圧電圧をＳＤＲＡＭの内部回路に供給する。内部降圧回路１０−１乃至１０−ｍは主に、アイドリングモードに於ても動作する入力回路に対して、降圧電圧を供給することを目的とする。

論理回路１１は、アクティブモード信号を内部降圧回路１０−ｍ＋１乃至１０−ｎに供給する。従って内部降圧回路１０−ｍ＋１乃至１０−ｎは、アクティブモード時のみ作動し、降圧電圧をＳＤＲＡＭの内部回路に供給する。内部降圧回路１０−ｍ＋１乃至１０−ｎは主に、アイドリングモードで動作しないがアクティブモードでは動作する内部回路に降圧電圧を供給することを目的とする。

このような構成とすることにより、ＳＤＲＡＭに於てアイドリングモードの場合、活性状態の入力回路が必要とする電流供給量を内部降圧回路１０−１乃至１０−ｍが供給し、アクティブモードの場合には、入力回路を含む活性化された内部回路が必要とする電流供給量を内部降圧回路１０−ｍ＋１乃至１０−ｎが供給することが出来る。従って、適切な数の内部降圧回路を適切な部位に於て駆動することが可能になり、内部降圧回路が消費する電力を必要最小限に抑さえることが出来る。

図３は、本発明を適用したＳＤＲＡＭの実施例を示す図である。図３のＳＤＲＡＭは、アドレス入力回路３０、コマンド入力回路３１、パワーダウンユニット３２、バンクデコーダ３３、コマンドデコーダ３４、バンク３５、バンク３６、データ入出力回路３７、及び内部降圧回路５０乃至５５を含む。バンク３５及び３６の各々は、周辺回路４０及びコア回路４１を含む。

外部から入力される／ＲＥ（Ras Enable）、／ＣＥ（Cas Enable）、／Ｗ（Write）、／ＣＳ(Chip Select）、及びＣＫＥ（Clock Enable）等のコマンド信号は、コマンド入力回路３１に於てバッファされ、コマンドデコーダ３４に供給される。コマンドデコーダ３４は、供給されたコマンド信号をデコードして解釈し、ライト信号、リード信号、アイドリング（リセット或いはプリチャージ）信号、アクティブ信号等を生成する。これらのライト信号、リード信号、アイドリング信号、アクティブ信号、及びパワーダウンユニット３２が供給するパワーダウン信号等によって、ＳＤＲＡＭの内部回路が制御される。ライト信号はＳＤＲＡＭが書き込み動作にあることを示し、リード信号はＳＤＲＡＭが読み出し動作にあることを示す。パワーダウン信号、アイドリング信号、及びアクティブ信号は各々、ＳＤＲＡＭのパワーダウンモード、アイドリングモード、及びアクティブモードを示す信号である。

アイドリング（リセット或いはプリチャージ）信号はＤＲＡＭ内のアクティブモード、リードモード、ライトモードをリセットする信号で、パワーダウン信号が出ない場合はＳＤＲＡＭはアイドリングモードにされる。

外部から入力されるアドレス信号Ａ００乃至Ａ１４は、アドレス入力回路３０によってバッファされ、一部（例えばアドレス信号Ａ１３及びＡ１４）がバンクデコーダ３３に供給される。バンクデコーダ３３は、供給されたアドレス信号Ａ１３及びＡ１４をデコードして複数のバンクのうちの一つを選択する。なお図３には、２つのバンク３５及び３６のみが示される。残りのアドレス信号Ａ００乃至Ａ１２は、各バンク３５及び３６に供給される。選択されたバンク３５或いは３６に於ては、供給されたアドレス信号Ａ００乃至Ａ１２を周辺回路４０がデコードして、コア回路４１の指定されたアドレスにアクセスする。

データ読み出しの場合は、選択されたバンク３５或いは３６のコア回路４１の指定されたアドレスからデータが読み出され、データ入出力回路３７を介してデータＤＱ０乃至ＤＱ３１として外部に供給される。データ書き込みの場合は、データ入出力回路３７を介して外部から供給されたデータＤＱ０乃至ＤＱ３１が、選択されたバンク３５或いは３６のコア回路４１の指定されたアドレスに書き込まれる。

パワーダウンユニット３２は／ＣＫＥ信号をモニターして、パワーダEンモードが指定された時には、パワーダウン信号をイネーブルにする。パワーダウン信号は、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７に供給されて、パワーダウンモード時にこれらの回路の動作を停止させる。具体的には、これらの回路を構成する例えば図６の差動増幅回路のＮＭＯＳトランジスタ２２５のゲート入力に、パワーダウン信号の反転信号が供給される。／ＣＫＥ信号をモニターし続けるパワーダウンユニット３２は、パワーダウンモードが解除されたときには、パワーダウン信号をディスエーブルにして、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７を駆動状態とする。

内部降圧回路５０は、ＳＤＲＡＭのモードに関わらず常時動作して降圧電圧をＳＤＲＡＭの内部回路に供給する。この内部降圧回路５０は、パワーダウンモード時に、パワーダウンユニット３２を駆動するために設けられる。

内部降圧回路５１乃至５５は、図２の本発明を適用したものであり、図２の構成とは異なり、論理回路１１を各内部降圧回路に内蔵したものとなっている。図４は、論理回路１１を内蔵した内部降圧回路５１の回路構成の一例を示す。

図４に示されるように、例えば内部降圧回路５１は、図５の内部降圧回路２１０と同様の構成の内部降圧回路５１'に、内蔵の論理回路１１としてオア回路６０が付加された構成となっている。内部降圧回路５１は、アイドリング信号及びアクティブ信号を受け取り、オア回路６０によってこれらの信号の論理和をとる。この論理和に応じて、内部降圧回路５１'の動作／非動作が切り替わることになる。なおアクティブ信号しか入力されない内部降圧回路５３乃至５５に於ては、オア回路６０は設けられずに、アクティブ信号が直接に内部降圧回路の動作／非動作を切り替える。

このように論理回路１１を内部降圧回路内に含めることによって、パワーダウン信号、アイドリング信号、及びアクティブ信号を伝送するモード信号線を直接に内部降圧回路５０乃至５５に供給することが出来る。従って、ＳＤＲＡＭ内の配線を簡略化することができる。

なお実際には図３に示されるように、内部降圧回路５０は常時動作状態にあるので信号線を供給する必要はない。また内部降圧回路５１及び５２は、アイドリング信号及びアクティブ信号を受け取り、アイドリングモード及びAクティブモードに於て降圧電圧をＳＤＲＡＭの内部回路に供給する。内部降圧回路５３乃至５５は、アクティブ信号のみを受け取り、アクティブモードに於てのみ、降圧電圧をＳＤＲＡＭの内部回路に供給する。

図３に示されるように、内部降圧回路は、ＳＤＲＡＭチップ内の内部電圧のバラツキを少なくするように複数箇所に配置されている。内部降圧回路５１及び５２は主に、アドレス入力回路３０、コマンド入力回路３１、パワーダウンユニット３２、バンクデコーダ３３、コマンドデコーダ３４に降圧電圧を供給するために設けられる。内部降圧回路５３及び５４は主に、バンク３５及び３６とデータ入出力回路３７に降圧電圧を供給するために設けられる。また内部降圧回路５５は、バンク３５及び３６とデータ入出力回路３７に降圧電圧を供給するために専用に設けられる。

パワーダウンモードに於ては上述のように、内部降圧回路５０のみが動作して、パワーダウンユニット３２に必要な駆動電流を供給する。

アイドリングモードに於ては、内部降圧回路５０に加えて内部降圧回路５１及び５２が動作することによって、アドレス入力回路３０及びコマンド入力回路３１等の入力回路を駆動するために必要な電流を供給する。

アクティブモードに於ては、内部降圧回路５０乃至５２に加えて内部降圧回路５３乃至５５が駆動することで、バンク３５及び３６の周辺回路４０及びコア回路４１とデータ入出力回路３７が動作するために必要な電流を供給する。

このようにアクティブモードでは動作する内部回路がＳＤＲＡＭチップ全域に存在するが、アイドリングモードでは入力回路のみを活性化すればよい。またパワーダウンモードではパワーダウンユニットのみを駆動すればよい。従って、モードを指定するモード信号（アイドリング信号、アクティブ信号）に基づいて、適切な部位に配置された内部降圧回路を適切な数だけ動作させることによって、各モードに於ける内部降圧回路の電流消費を必要最小限に抑さえることが出来る。

本発明は実施例に基づいて説明されたが、特定の実施例に限られることなく、様々な修正や変形を、特許請求の範囲内で行うことが出来る。

例えば、図２及び図３の例に於ては、アクティブモード信号（アクティブ信号）及びアイドリングモード信号（アイドリング信号）のみを用いて駆動する内部降圧回路の数を決定しているが、アクティブモード信号、アイドリングモード信号、パワーダウン信号の全てを用いて内部降圧回路の駆動数を決定してもよい。また図３の例では、図２の論理回路１１が各内部降圧回路に内蔵されているが、論理演算機能を一箇所に纏めて独立した論理回路を設けてもよい。

本発明の原理により内部降圧回路を制御する構成を示す図である。 本発明の原理をＳＤＲＡＭに応用した場合の構成を示す図である。 本発明を適用したＳＤＲＡＭの実施例を示す図である。 図３のＳＤＲＡＭの内部降圧回路の一例を示す回路図である。 従来の内部降圧回路の一例を示す回路図である。 ＳＤＲＡＭで用いられる入力バッファの回路構成を示す図である。

符号の説明

１０−１、１０−２、・・・、１０−ｎ 内部降圧回路
１１ 論理回路
３０ アドレス入力回路
３１ コマンド入力回路
３２ パワーダウンユニット
３３ バンクデコーダ
３４ コマンドデコーダ
３５、３６ バンク
３７ データ入出力回路
４０ 周辺回路
４１ コア回路
５０、５１、５２、５３、５４、５５ 内部降圧回路
２００、２１０ 内部降圧回路

Claims (6)

1. ３つ以上の複数の動作モードのうちの選択された動作モードで動作する半導体装置であって、
   該半導体装置の内部回路に内部電圧を供給する複数の電圧供給回路と、
   該選択されたモードを示す信号に基づいて、前記３つの動作モードの各々に対してそれぞれ異なる数の電圧供給回路を騒動させる制御回路
   を有することを特徴とする半導体装置。
2. 前記半導体装置は同期型ＤＲＡＭであることを特徴とする請求項１記載の半導体装置。
3. 前記複数の動作モードは、前記内部回路が非活性であるスタンバイモードと、データのアクセスを行なうアクティブモードを含むことを特徴とする請求項２記載の半導体装置。
4. 前記制御回路は、前記複数の動作モードの各々を示す信号の論理演算によって駆動する前記電圧供給回路の数を決定することを特徴とする請求項１記載の半導体装置。
5. 前記制御回路は、前記複数の電圧供給回路に分散されて配置されていることを特徴とする請求項１記載の半導体装置。
6. 前記内部電圧は前記内部回路を動作させるための内部駆動電圧であり、前記複数の電圧供給回路は、外部駆動電圧を降下させた前記内部駆動電圧を生成することを特徴とする請求項１記載の半導体装置。

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