KR20100064902A - 버퍼인에이블신호 생성회로 및 이를 이용한 입력회로 - Google Patents

버퍼인에이블신호 생성회로 및 이를 이용한 입력회로 Download PDF

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Abstract

본 발명은 외부 커맨드에 응답하여 인에이블 구간이 결정되는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성회로와, 상기 버퍼인에이블신호에 응답하여 상기 외부 커맨드 및 외부 어드레스신호를 버퍼링하여 출력하는 버퍼회로를 포함하는 입력회로를 제공한다.
버퍼, 어드레스, 커맨드, 라스, 카스

Description

버퍼인에이블신호 생성회로 및 이를 이용한 입력회로{BUFFER ENABLE SIGNAL GENERATING CIRCUIT AND INPUT CIRCUIT USING THE SAME}
본 발명은 반도체 메모리 장치의 입력회로에 관한 것으로, 보다 구체적으로, 외부 커맨드 입력 여부에 따라 활성화 상태를 제어하여 불필요한 전류 소모를 줄이도록 한 입력회로에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다.
일반적으로, 반도체 메모리 장치는 보다 적은 전력을 소비하고, 높은 동작속도를 구현할 수 있도록 설계된다. 이에 따라, 반도체 메모리 장치에는 스탠바이 상태가 소정 구간 지속되는 경우 불필요한 전류 소모를 줄이기 위해 어드레스 버퍼 및 커맨드 버퍼를 포함한 내부회로들의 동작을 중단시키는 파워다운모드가 제공된다.
이러한 파워다운모드를 설명하기 위해 도1을 참조하면 다음과 같다.
도1은 반도체 메모리 장치의 어드레스 버퍼 및 커맨드 버퍼를 도시한 블럭도 이다.
어드레스 버퍼(500)는 내부클럭(ICLK)에 응답하여 외부 어드레스신호(ADD<1:4>)를 버퍼링하여 내부 어드레스신호(IADD<1:4>)를 생성한다.
커맨드 버퍼(600)는 내부클럭(ICLK)에 응답하여 칩셀렉트신호(/CS), 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 버퍼링하여 내부 칩셀렉트신호(/ICS), 내부 라스신호(/IRAS), 내부 카스신호(/ICAS) 및 내부 라이트 인에이블신호(/IWE)를 생성한다. 이와 같이, 어드레스 버퍼(500)와 커맨드 버퍼(600)는 내부클럭(ICLK)에 동기하여 외부 신호를 입력받아 내부 신호를 생성한다.
이러한 어드레스 버퍼(500)와 커맨드 버퍼(600)가 넌파워다운모드(Non Power Down Mode)에서 파워다운모드로 진입하는 경우 내부클럭(ICLK)은 디스에이블되어 어드레스 버퍼(500)와 커맨드 버퍼(600)의 동작은 중단된다. 즉, 파워다운모드시 어드레스 버퍼(500)와 커맨드 버퍼(600)에서의 불필요한 전류 소모를 줄이게 된다.
한편, 파워다운모드가 종료되어 넌파워다운모드로 진입하게 되면, 내부클럭(ICLK)은 인에이블되어 어드레스 버퍼(500)와 커맨드 버퍼(600)의 동작은 재개된다. 넌파워다운모드(Non Power Down Mode)에서 반도체 메모리 장치는 외부 커맨드에 따라 리드 동작, 라이트 동작 및 프리차지 동작 등을 수행하게 되지만, 내부클럭(ICLK)이 인에이블 상태이므로, 어드레스 버퍼(500)와 커맨드 버퍼(600)는 외부 커맨드의 입력 여부에 상관없이 활성화 상태를 유지하게 된다. 즉, 넌파워다운모드시 어드레스 버퍼(500)와 커맨드 버퍼(600)를 통해 계속적인 전류 소모가 발생한다. 특히, 반도체 메모리 장치의 메모리 용량이 증가함에 따라 외부 어드레스신호 의 수와 이를 버퍼링하기 위한 어드레스 버퍼의 수도 함께 증가하게 되어 더 많은 전류가 불필요하게 소모되는 문제점이 있다.
따라서, 본 발명은 외부 커맨드가 입력되는 경우 입력버퍼를 소정 구간 활성화시키되, 외부 커맨드의 입력 대기 상태에서는 입력버퍼를 비활성화시켜 불필요한 전류 소모를 줄일 수 있는 입력회로를 개시한다.
이를 위해 본 발명은 외부 커맨드에 응답하여 인에이블 구간이 결정되는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성회로와, 상기 버퍼인에이블신호에 응답하여 상기 외부 커맨드 및 외부 어드레스신호를 버퍼링하여 출력하는 버퍼회로를 포함하는 입력회로를 제공한다.
본 발명에서, 상기 외부 커맨드는 제1 내지 제4 외부 커맨드로 구성되는 것이 바람직하다.
본 발명에서, 상기 버퍼인에이블신호는 상기 제1 외부 커맨드가 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 버퍼인에이블신호는 상기 제2 내지 제4 외부 커맨드 중 어느 하나가 인에이블되는 구간으로부터 소정 구간 경과 후 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 버퍼인에이블신호 생성회로는 상기 제2 내지 제4 외부 커맨드 중 어느 하나가 인에이블되는 경우 소정 구간 디스에이블되는 리셋신호를 생성하는 리셋신호 생성부와, 상기 제1 외부 커맨드 및 리셋신호에 응답하여 상기 버퍼인에이블신호를 생성하는 RS래치를 포함한다.
본 발명에서, 상기 리셋신호 생성부는 상기 제2 내지 제4 외부 커맨드 중 어 느 하나가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제어신호 생성부와, 상기 제1 제어신호의 인에이블 구간을 기설정된 지연구간만큼 늘려 제2 제어신호를 생성하는 펄스폭 조절부와, 상기 제1 외부 커맨드 또는 제2 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함한다.
본 발명에서, 상기 제2 내지 제4 외부 커맨드는 라스신호, 카스신호 및 라이트 인에이블신호인 것이 바람직하다.
본 발명에서, 상기 RS래치는 상기 제1 외부 커맨드가 인에이블되는 경우 인에이블되어 상기 리셋신호가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 외부 커맨드는 칩셀렉트신호인 것이 바람직하다.
본 발명에서, 상기 버퍼회로는 상기 버퍼인에이블신호가 인에이블되는 경우 활성화되는 것이 바람직하다.
본 발명에서, 상기 버퍼회로는 상기 버퍼인에이블신호에 응답하여 외부 어드레스신호를 버퍼링하여 출력하는 어드레스 버퍼와, 상기 버퍼인에이블신호에 응답하여 제1 내지 제4 외부 커맨드를 버퍼링하여 출력하는 커맨드 버퍼를 포함한다.
또한, 본 발명은 적어도 하나의 외부 커맨드에 응답하여 인에이블 구간이 결정되는 리셋신호를 생성하는 리셋신호 생성부와, 상기 리셋신호 및 칩셀렉트 신호에 응답하여 버퍼회로를 제어하기 위한 버퍼인에이블신호를 생성하는 RS래치를 포함하는 버퍼인에이블신호 생성회로를 제공한다.
본 발명에서, 상기 리셋신호는 상기 칩셀렉트 신호가 인에이블되는 경우 디 스에이블되는 것이 바람직하다.
본 발명에서, 상기 리셋신호 생성부는 상기 제1 내지 제3 외부 커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제어신호 생성부와, 상기 제1 제어신호의 인에이블 구간을 기설정된 지연구간만큼 늘려 제2 제어신호를 생성하는 펄스폭 조절부와, 상기 칩셀렉트 신호 또는 제2 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함한다.
본 발명에서, 상기 제1 내지 제3 외부 커맨드는 라스신호, 카스신호 및 라이트 인에이블신호인 것이 바람직하다.
본 발명에서, 상기 리셋신호는 상기 제1 내지 제3 외부 커맨드 중 어느 하나가 인에이블되는 구간으로부터 소정 구간 경과 후 인에이블되는 것이 바람직하다.
본 발명에서, 상기 버퍼인에이블신호는 상기 칩셀렉트 신호가 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 버퍼인에이블신호는 상기 리셋신호가 인에이블되는 경우 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 버퍼회로는 상기 버퍼인에이블신호가 인에이블되는 경우 활성화되는 것이 바람직하다.
본 발명에서, 상기 버퍼회로는 상기 버퍼인에이블신호에 응답하여 외부 어드레스신호를 버퍼링하여 출력하는 어드레스 버퍼와, 상기 버퍼인에이블신호에 응답하여 제1 내지 제4 외부 커맨드를 버퍼링하여 출력하는 커맨드 버퍼를 포함한다.
본 발명에서, 제1 외부 커맨드에 응답하여 인에이블 구간이 결정되는 리셋신 호를 생성하는 리셋신호 생성부와, 상기 리셋신호 및 칩셀렉트 신호에 응답하여 버퍼회로를 제어하기 위한 버퍼인에이블신호를 생성하는 RS래치를 포함한다.
본 발명에서, 상기 리셋신호는 상기 칩셀렉트 신호가 인에이블되는 경우 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 리셋신호는 상기 제1 외부 커맨드가 인에이블되는 구간으로부터 소정 구간 경과 후 인에이블되는 것이 바람직하다.
본 발명에서, 상기 리셋신호 생성부는 상기 제1 외부 커맨드의 인에이블 구간을 기설정된 지연구간만큼 늘려 제어신호를 생성하는 펄스폭 조절부와, 상기 칩셀렉트 신호 또는 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함한다.
본 발명에서, 상기 제1 외부 커맨드는 라스신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명의 제1 실시예에 따른 버퍼인에이블신호 생성회로를 이용한 입력회로의 구성을 도시한 블럭도이다.
본 실시예에 따른 입력회로는 버퍼인에이블신호 생성회로(1) 및 버퍼회로(2)를 포함하여 구성된다.
버퍼인에이블신호 생성회로(1)는 도3에 도시된 바와 같이, 리셋신호 생성 부(10) 및 RS래치(12)를 포함하여 구성되며, 라스신호(/RAS), 카스신호(/CAS), 라이트 인에이블신호(/WE) 및 칩셀렉트신호(/CS)를 입력받아 버퍼회로(2)의 동작을 제어하기 위한 제1 버퍼인에이블신호(EN1)를 생성한다.
리셋신호 생성부(10)는 제어신호 생성부(100), 펄스폭 조절부(120) 및 낸드게이트(ND12)를 포함하여 구성된다.
제어신호 생성부(100)는 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 부정논리곱 연산하는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호를 반전시켜 제1 제어신호(/CS1)를 생성하는 인버터(IV10)로 구성된다. 여기서, 제1 제어신호(/CS1)는 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 로우레벨로 인에이블되는 경우 로우레벨로 인에이블된다.
펄스폭 조절부(120)는 제1 제어신호(/CS1)를 입력받아 기설정된 지연구간만큼 지연시켜 출력하는 지연부(122)와, 지연부(122)의 출력신호와 제1 제어신호(/CS1)를 부정논리곱 연산하는 낸드게이트(ND11)와, 낸드게이트(ND11)의 출력신호를 반전시켜 제2 제어신호(/CS2)를 생성하는 인버터(IV11)로 구성된다. 즉, 제2 제어신호(/CS2)는 제1 제어신호(/CS1)의 인에이블 구간을 지연부(122)의 지연구간만큼 늘려 생성된다.
낸드게이트(ND12)는 클럭신호(CLK)의 반전신호, 제2 제어신호(/CS2) 및 칩셀렉트신호(/CS)를 부정논리곱 연산하여 제1 리셋신호(/RST1)를 생성한다. 즉, 제1 리셋신호(/RST1)는 칩셀렉트신호(/CS)가 로우레벨로 인에이블되거나 제2 제어신호(/CS2)가 로우레벨로 인에이블되는 경우 하이레벨로 디스에이블된다.
RS래치(12)는 낸드게이트(ND13) 및 낸드게이트(ND14)로 구성되어 칩셀렉트신호(/CS)와 제1 리셋신호(/RST1)에 응답하여 제1 버퍼인에이블신호(EN1)를 생성한다. 여기서, 제1 버퍼인에이블신호(EN1)는 칩셀렉트신호(/CS)가 로우레벨로 인에이블되는 경우 하이레벨로 인에이블되며, 제1 리셋신호(/RST1)가 로우레벨로 인에이블되는 경우 로우레벨로 디스에이블된다. 즉, 제1 버퍼인에이블신호(EN1)는 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 로우레벨로 인에이블되는 구간으로부터 지연부(122)의 지연구간만큼 경과 후 로우레벨로 디스에이블된다.
버퍼회로(2)는 어드레스 버퍼(20) 및 커맨드 버퍼(21)를 포함하여 구성된다.
어드레스 버퍼(20)는 도4에 도시된 바와 같이, 제1 버퍼인에이블신호(EN1)에 응답하여 제1 내지 제4 외부 어드레스신호(ADD<1:4>)를 각각 버퍼링하여 제1 내지 제4 내부 어드레스신호(IADD<1:4>)를 생성하는 다수의 낸드게이트(ND20∼ND23)로 구성된다. 여기서, 어드레스 버퍼(20)의 낸드게이트(ND20∼ND23)들은 제1 버퍼인에이블신호(EN1)가 하이레벨로 인에이블되는 경우 버퍼링 동작을 수행하며, 제1 버퍼인에이블신호(EN1)가 로우레벨로 디스에이블되는 경우 제1 내지 제4 외부 어드레스신호(ADD<1:4>)를 차단한다.
한편, 커맨드 버퍼(21)는 도5에 도시된 바와 같이, 제1 버퍼인에이블신호(EN1)에 응답하여 칩셀렉트신호(/CS), 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 버퍼링하여 내부 칩셀렉트신호(/ICS), 내부 라스신호(/IRAS), 내부 카스신호(/ICAS) 및 내부 라이트 인에이블신호(/IWE)를 생성하는 다수의 낸드게이트(ND24∼ND27)로 구성된다. 여기서, 커맨드 버퍼(21)의 낸드게이트(ND24∼ND27)들은 제1 버퍼인에이블신호(EN1)가 하이레벨로 인에이블되는 경우 버퍼링 동작을 수행하며, 제1 버퍼인에이블신호(EN1)가 로우레벨로 디스에이블되는 경우 칩셀렉트신호(/CS), 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 차단한다.
이와 같이 구성된 입력회로의 동작을 설명하면 다음과 같다.
먼저, 외부 커맨드가 입력되기 전에는 라스신호(/RAS), 카스신호(/CAS), 라이트 인에이블신호(/WE) 및 칩셀렉트신호(/CS)가 모두 하이레벨로 디스에이블된 상태이다. 따라서, 리셋신호 생성부(10)는 하이레벨의 제1 제어신호(/CS1)를 지연부(122)의 지연구간만큼 늘린 하이레벨의 제2 제어신호(/CS2)를 생성한다. 좀 더 구체적으로, 제어신호 생성부(100)는 하이레벨의 라스신호(/RAS), 하이레벨의 카스신호(/CAS) 및 하이레벨의 라이트 인에이블신호(/WE)에 응답하여 하이레벨의 제1 제어신호(/CS1)를 생성하며, 제1 제어신호(/CS1)는 낸드게이트(ND11)와 인버터(IV11)를 통해 지연부(122)의 지연구간만큼 지연된 하이레벨의 제2 제어신호(/CS2)로 생성된다. 이때, 칩셀렉트신호(/CS)도 하이레벨도 디스에이블된 상태이므로, 낸드게이트(ND12)에서 생성되는 제1 리셋신호(/RST1)는 클럭신호(CLK)의 레벨에 따라 결정된다. 즉, 클럭신호(CLK)가 로우레벨로 천이하면, 제1 리셋신호(/RST1)는 로우레벨이 되고, 클럭신호(CLK)가 하이레벨로 천이하면, 제1 리셋신호(/RST1)는 하이레벨이 된다.
한편, 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어 느 하나가 로우레벨로 인에이블되는 경우 제어신호 생성부(100)는 로우레벨로 인에이블되는 제1 제어신호(/CS1)를 생성하고, 제1 제어신호(/CS1)의 인에이블 구간은 펄스폭 조절부(122)를 통해 지연부(122)의 지연구간만큼 증가하여 제2 제어신호(/CS2)로 생성된다. 이때, 제1 리셋신호(/RST1)는 칩셀렉트신호(/CS)나 클럭신호(CLK)에 상관없이 제2 제어신호(/CS2)의 로우 인에이블 구간 동안 하이레벨로 디스에이블된다.
RS래치(12)는 제1 리셋신호(/RST1)와 칩셀렉트신호(/CS)에 응답하여 어드레스 버퍼(20)와 커맨드 버퍼(21)의 동작을 제어하기 위한 제1 버퍼인에이블신호(EN1)를 생성한다. 좀 더 구체적으로, 외부 커맨드가 입력되기 전 칩셀렉트신호(/CS)가 하이레벨로 디스에이블된 상태에서는 RS래치(12)는 클럭신호(CLK)에 따라 변하는 제1 리셋신호(/RST1)의 전압레벨에 응답하여 제1 버퍼인에이블신호(EN1)를 로우레벨로 디스에이블시키거나 로우레벨을 래치한다.
그러나, 외부 커맨드가 입력되어 칩셀렉트신호(/CS)가 로우레벨로 인에이블되면, 낸드게이트(ND12)를 통해 제1 리셋신호(/RST1)는 하이레벨로 디스에이블되어 제1 버퍼인에이블신호(EN1)는 하이레벨로 인에이블된다. 또한, 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 로우레벨로 인에이블되면, 제어신호 생성부(100)는 로우레벨의 제1 제어신호(/CS1)를 생성하고, 제1 제어신호(/CS1)의 로우레벨 구간은 펄스폭 조절부(120)를 통해 지연부(122)의 지연구간만큼 증가하여 제2 제어신호(/CS2)로 생성되므로, 낸드게이트(ND12)는 제2 제어신호(/CS2)의 로우 인에이블 구간동안 하이레벨로 디스에이블되는 제1 리셋신 호(/RST1)를 생성한다. 따라서, 칩셀렉트신호(/CS)가 다시 하이레벨로 디스에이블되는 경우에도 제1 리셋신호(/RST1)는 소정 구간 하이레벨 상태를 유지하므로, 제1 버퍼인에이블신호(EN1)의 하이 인에이블 상태는 소정 구간 유지된다.
어드레스 버퍼(20)는 제1 버퍼인에이블신호(EN1)의 하이 인에이블 구간동안 활성화되어 외부 어드레스신호(ADD<1:4>)를 버퍼링하여 내부 어드레스신호(IADD<1:4>)를 출력하며, 커맨드 버퍼(21)는 제1 버퍼인에이블신호(EN1)의 하이 인에이블 구간동안 활성화되어 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 버퍼링하여 내부 라스신호(/IRAS), 내부 카스신호(/ICAS) 및 내부 라이트 인에이블신호(/IWE)를 출력한다.
이와 같이, 버퍼인에이블신호 생성회로(1)는 칩셀렉트신호(/CS)가 로우 인에이블되는 경우 하이레벨로 인에이블되는 제1 버퍼인에이블신호(EN1)를 생성하며, 제1 버퍼인에이블신호(EN1)는 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 로우 인에이블되는 구간으로부터 지연부(122)의 지연구간만큼 경과 후 디스에이블된다.
본 제1 실시예에 따른 리셋신호 생성부(10)는 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 소정 구간 로우레벨로 인에이블되는 제1 리셋신호(/RST1)를 생성한다. 그런데, 실제 구동에서는 3개의 신호 중 라스신호(/RAS)가 가장 먼저 입력되므로, 로우레벨로 인에이블되는 라스신호(/RAS)에 응답하여 제1 리셋신호(/RST1)를 생성할 수도 있다. 이러한 구성을 도6을 참조하여 설명하도록 한다.
도6은 본 발명의 제2 실시예에 따른 버퍼인에이블신호 생성회로를 도시한 도면이다.
본 실시예에 따른 버퍼인에이블신호 생성회로는 도6에 도시된 바와 같이, 펄스폭 조절부(320)와 낸드게이트(ND32)로 구성되는 리셋신호 생성부(30) 및 RS래치(32)를 포함하여 구성된다.
펄스폭 조절부(322)는 라스신호(/RAS)를 입력받아 기설정된 지연구간만큼 지연시켜 출력하는 지연부(322)와, 지연부(322)의 출력신호와 라스신호(/RAS)를 입력받아 부정논리곱 연산하는 낸드게이트(ND31)와, 낸드게이트(ND31)의 출력신호를 반전시켜 제3 제어신호(/CS3)를 생성하는 인버터(IV31)를 포함하여 구성된다.
제2 실시예에서는 리셋신호 생성부(30)에 카스신호(/CAS) 및 라이트 인에이블신호(/WE)가 사용되지 않고, 라스신호(/RAS)만 사용되기 때문에 제어신호 생성부(100)는 생략된다. 즉, 펄스폭 조절부(320)가 라스신호(/RAS)를 직접 입력받아 라스신호(/RAS)의 로우 인에이블 구간을 지연부(322)의 지연구간만큼 늘린 제3 제어신호(/CS3)를 생성한다. 여기서, 지연부(322)의 지연구간은 라스신호(/RAS)가 입력된 이후 카스신호(/CAS) 및 라이트 인에이블신호(/WE)가 입력될 때까지 제3 제어신호(/CS3)의 인에이블 구간이 유지될 수 있도록 설정된다.
낸드게이트(ND32)는 클럭신호(CLK)의 반전신호, 제3 제어신호(/CS3) 및 칩셀렉트신호(/CS)를 입력받아 부정논리곱 연산하여 제2 리셋신호(/RST2)를 생성한다. 즉, 제2 리셋신호(/RST1)는 칩셀렉트신호(/CS)가 로우레벨로 인에이블되거나 제3 제어신호(/CS2)가 로우레벨로 인에이블되는 경우 하이레벨로 디스에이블된다.
RS래치(32)는 낸드게이트(ND33) 및 낸드게이트(ND34)로 구성되어 제2 리셋신호(/RST2)와 칩셀렉트신호(/CS)에 응답하여 제2 버퍼인에이블신호(EN2)를 생성한다.
이와 같이 구성된 제2 실시예에 따른 버퍼인에이블신호 생성회로의 동작을 살펴보면 다음과 같다.
우선, 외부 커맨드가 입력되기 전 라스신호(/RAS)와 칩셀렉트신호(/CS)가 모두 하이레벨로 디스에이블된 상태에서, 펄스폭 조절부(320)는 하이레벨의 라스신호(/RAS)를 입력받아 지연부(322)의 지연구간만큼 지연된 제3 제어신호(/CS3)를 출력한다. 좀 더 구체적으로, 낸드게이트(ND31)는 라스신호(/RAS)와 지연부(322)를 통해 지연구간만큼 지연된 라스신호(/RAS)를 입력받아 부정논리곱 연산하고, 인버터(IV31)는 낸드게이트(ND31)의 출력신호를 반전시켜 하이레벨의 제3 제어신호(/CS3)를 생성한다. 이때, 칩셀렉트신호(/CS)도 하이레벨이므로, 낸드게이트(ND32)는 클럭신호(CLK)의 레벨에 따라 제2 리셋신호(/RST2)의 레벨을 결정한다.
앞서 제1 실시예에서도 언급한 바와 같이, 칩셀렉트신호(/CS)가 하이레벨로 디스에이블된 상태에서는 클럭신호(CLK)에 따라 제2 리셋신호(/RST2)의 레벨이 변하는 경우에도 제2 버퍼인에이블신호(EN2)는 로우레벨 상태가 된다.
이후, 외부 커맨드가 입력되어 칩셀렉트신호(/CS)가 로우레벨로 인에이블되는 경우 낸드게이트(ND32)는 하이레벨로 디스에이블되는 제2 리셋신호(/RST2)를 생성하며, 제2 버퍼인에이블신호(EN2)는 로우레벨의 칩셀렉트신호(/CS)에 의해 하이레벨로 인에이블된다. 또한, 라스신호(/RAS)가 로우레벨로 인에이블되면, 펄스폭 조절부(320)는 라스신호(/RAS)를 입력받아 지연부(322)의 지연구간만큼 펄스폭이 증가된 제3 제어신호(/CS3)로 출력한다. 따라서, 칩셀렉트신호(/CS)가 하이레벨로 디스에이블되는 경우에도 제2 리셋신호(/RST2)는 낸드게이트(ND32)를 통해 제3 제어신호(/CS3)의 로우 인에이블 구간동안 하이레벨 상태를 유지하게 된다. 즉, 제2 버퍼인에이블신호(EN2)는 제3 제어신호(/CS3)의 로우 인에이블 구간동안 하이 인에이블 상태를 유지하게 된다. 이에 따라, 어드레스 버퍼와 커맨드 버퍼는 라스신호(/RAS)의 펄스폭이 지연부(322)의 지연구간만큼 추가된 제3 제어신호(/CS3)의 로우 인에이블 구간동안 활성화된다.
이상을 정리하면, 본 발명의 제1 및 제2 실시예에 따른 버퍼인에이블신호 생성회로는 칩셀렉트신호(/CS)가 인에이블되는 경우 버퍼인에이블신호를 인에이블시켜 어드레스 버퍼와 커맨드 버퍼를 활성화시키며, 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE) 중 어느 하나가 인에이블되는 경우 소정 구간 경과 후 버퍼인에이블신호를 디스에이블시켜 어드레스 버퍼와 커맨드 버퍼를 비활성화시킨다. 즉, 외부 커맨드가 입력되는 경우에만 어드레스 버퍼와 커맨드 버퍼를 소정 구간동안 활성화시킴으로써, 외부 커맨드가 입력되지 않는 대기 상태에서의 불필요한 전류 소모를 줄이게 된다.
도1은 반도체 메모리 장치의 어드레스 버퍼 및 커맨드 버퍼를 도시한 블럭도이다.
도2는 본 발명의 제1 실시예에 따른 버퍼인에이블신호 생성회로를 이용한 입력회로의 구성을 도시한 블럭도이다.
도3은 도2의 버퍼인에이블신호 생성회로를 도시한 도면이다.
도4는 도2의 어드레스 버퍼를 도시한 도면이다.
도5는 도2의 커맨드 버퍼를 도시한 도면이다.
도6은 본 발명의 제2 실시예에 따른 버퍼인에이블신호 생성회로를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 버퍼인에이블신호 생성회로 2: 버퍼회로
20: 어드레스 버퍼 21: 커맨드 버퍼
/RAS: 라스신호 /CAS: 카스신호
/WE: 라이트 인에이블신호 /CS: 칩셀렉트신호

Claims (25)

  1. 외부 커맨드에 응답하여 인에이블 구간이 결정되는 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성회로; 및
    상기 버퍼인에이블신호에 응답하여 상기 외부 커맨드 및 외부 어드레스신호를 버퍼링하여 출력하는 버퍼회로를 포함하는 입력회로.
  2. 제 1 항에 있어서, 상기 외부 커맨드는 제1 내지 제4 외부 커맨드로 구성되는 입력회로.
  3. 제 2 항에 있어서, 상기 버퍼인에이블신호는 상기 제1 외부 커맨드가 인에이블되는 경우 인에이블되는 입력회로.
  4. 제 3 항에 있어서, 상기 버퍼인에이블신호는 상기 제2 내지 제4 외부 커맨드 중 어느 하나가 인에이블되는 구간으로부터 소정 구간 경과 후 디스에이블되는 입력회로.
  5. 제 4 항에 있어서, 상기 버퍼인에이블신호 생성회로는
    상기 제2 내지 제4 외부 커맨드 중 어느 하나가 인에이블되는 경우 소정 구간 디스에이블되는 리셋신호를 생성하는 리셋신호 생성부; 및
    상기 제1 외부 커맨드 및 리셋신호에 응답하여 상기 버퍼인에이블신호를 생성하는 RS래치를 포함하는 입력회로.
  6. 제 5 항에 있어서, 상기 리셋신호 생성부는
    상기 제2 내지 제4 외부 커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제어신호 생성부;
    상기 제1 제어신호의 인에이블 구간을 기설정된 지연구간만큼 늘려 제2 제어신호를 생성하는 펄스폭 조절부; 및
    상기 제1 외부 커맨드 또는 제2 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함하는 입력회로.
  7. 제 6 항에 있어서, 상기 제2 내지 제4 외부 커맨드는 라스신호, 카스신호 및 라이트 인에이블신호인 입력회로.
  8. 제 5 항에 있어서, 상기 RS래치는 상기 제1 외부 커맨드가 인에이블되는 경우 인에이블되어 상기 리셋신호가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호를 생성하는 입력회로.
  9. 제 8 항에 있어서, 상기 제1 외부 커맨드는 칩셀렉트신호인 입력회로.
  10. 제 2 항에 있어서, 상기 버퍼회로는 상기 버퍼인에이블신호가 인에이블되는 경우 활성화되는 입력회로.
  11. 제 10 항에 있어서, 상기 버퍼회로는
    상기 버퍼인에이블신호에 응답하여 외부 어드레스신호를 버퍼링하여 출력하는 어드레스 버퍼; 및
    상기 버퍼인에이블신호에 응답하여 제1 내지 제4 외부 커맨드를 버퍼링하여 출력하는 커맨드 버퍼를 포함하는 입력회로.
  12. 적어도 하나의 외부 커맨드에 응답하여 인에이블 구간이 결정되는 리셋신호를 생성하는 리셋신호 생성부; 및
    상기 리셋신호 및 칩셀렉트 신호에 응답하여 버퍼회로를 제어하기 위한 버퍼인에이블신호를 생성하는 RS래치를 포함하는 버퍼인에이블신호 생성회로.
  13. 제 12 항에 있어서, 상기 리셋신호는 상기 칩셀렉트 신호가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호 생성회로.
  14. 제 12 항에 있어서, 상기 리셋신호 생성부는
    상기 제1 내지 제3 외부 커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제어신호 생성부;
    상기 제1 제어신호의 인에이블 구간을 기설정된 지연구간만큼 늘려 제2 제어신호를 생성하는 펄스폭 조절부; 및
    상기 칩셀렉트 신호 또는 제2 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함하는 버퍼인에이블신호 생성회로.
  15. 제 14 항에 있어서, 상기 제1 내지 제3 외부 커맨드는 라스신호, 카스신호 및 라이트 인에이블신호인 입력회로.
  16. 제 14 항에 있어서, 상기 리셋신호는 상기 제1 내지 제3 외부 커맨드 중 어느 하나가 인에이블되는 구간으로부터 소정 구간 경과 후 인에이블되는 버퍼인에이블신호 생성회로.
  17. 제 12 항에 있어서, 상기 버퍼인에이블신호는 상기 칩셀렉트 신호가 인에이블되는 경우 인에이블되는 버퍼인에이블신호 생성회로.
  18. 제 12 항에 있어서, 상기 버퍼인에이블신호는 상기 리셋신호가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호 생성회로.
  19. 제 12 항에 있어서, 상기 버퍼회로는 상기 버퍼인에이블신호가 인에이블되는 경우 활성화되는 버퍼인에이블신호 생성회로.
  20. 제 12 항에 있어서, 상기 버퍼회로는
    상기 버퍼인에이블신호에 응답하여 외부 어드레스신호를 버퍼링하여 출력하는 어드레스 버퍼; 및
    상기 버퍼인에이블신호에 응답하여 제1 내지 제4 외부 커맨드를 버퍼링하여 출력하는 커맨드 버퍼를 포함하는 버퍼인에이블신호 생성회로.
  21. 제 12 항에 있어서, 제1 외부 커맨드에 응답하여 인에이블 구간이 결정되는 리셋신호를 생성하는 리셋신호 생성부; 및
    상기 리셋신호 및 칩셀렉트 신호에 응답하여 버퍼회로를 제어하기 위한 버퍼인에이블신호를 생성하는 RS래치를 포함하는 버퍼인에이블신호 생성회로.
  22. 제 21 항에 있어서, 상기 리셋신호는 상기 칩셀렉트 신호가 인에이블되는 경우 디스에이블되는 버퍼인에이블신호 생성회로.
  23. 제 21 항에 있어서, 상기 리셋신호는 상기 제1 외부 커맨드가 인에이블되는 구간으로부터 소정 구간 경과 후 인에이블되는 버퍼인에이블신호 생성회로.
  24. 제 21 항에 있어서, 상기 리셋신호 생성부는
    상기 제1 외부 커맨드의 인에이블 구간을 기설정된 지연구간만큼 늘려 제어 신호를 생성하는 펄스폭 조절부; 및
    상기 칩셀렉트 신호 또는 제어신호가 인에이블되는 경우 디스에이블되는 리셋신호를 생성하는 논리소자를 포함하는 버퍼인에이블신호 생성회로.
  25. 제 21 항에 있어서, 상기 제1 외부 커맨드는 라스신호인 버퍼인에이블신호 생성회로.
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