CN110610731A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：延迟码发生电路，被配置成通过将第二内部时钟的相位与延迟时钟的相位进行比较来调整用于延迟第一内部时钟的移位码，以及被配置成从所述移位码产生第一延迟码和第二延迟码，所述延迟时钟通过延迟所述第一内部时钟来产生。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年6月14日向韩国知识产权局提交的申请号为10-2018-0068349的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件，更具体地，涉及一种与延迟码相关的半导体器件。
背景技术
半导体器件可以通过使用各种延迟电路来获得内部操作所必须的延迟间隔。半导体器件可以在执行第一内部操作之后延迟电路所获得的延迟间隔已经过去时执行第二内部操作。
同时，半导体器件通过模式寄存器设置操作来将关于延时的信息储存在模式寄存器中。延时包括与在执行半导体器件的各种内部操作(例如，读取操作和写入操作)时所必须的各个延迟间隔有关的信息。半导体器件可以使用延迟电路来获得由延时所设置的延迟间隔。
发明内容
在一个实施例中，一种半导体器件可以包括：延迟码发生电路，被配置成通过将第二内部时钟的相位与延迟时钟的相位进行比较来调整用于延迟第一内部时钟的移位码，以及被配置成从所述移位码产生第一延迟码和第二延迟码，所述延迟时钟通过延迟所述第一内部时钟来产生。
在一个实施例中，一种半导体器件可以包括：延迟时钟发生电路，被配置成通过将第一内部时钟延迟由移位码调整的延迟间隔来产生延迟时钟；相位检测电路，被配置成通过将所述延迟时钟的相位与第二内部时钟的相位进行比较来产生检测信号；移位控制信号发生电路，被配置成基于所述第一内部时钟和所述检测信号来产生用于调整所述移位码的第一移位控制信号至第三移位控制信号；以及码锁存电路，被配置成基于所述第一移位控制信号至所述第三移位控制信号来从所述移位码产生第一延迟码和第二延迟码。
在一个实施例中，延迟码发生电路可以包括：延迟时钟发生电路，被配置成通过将第一内部时钟延迟由移位码调整的延迟间隔来产生延迟时钟；相位检测电路，被配置成通过将所述延迟时钟的相位与第二内部时钟的相位进行比较来产生检测信号；移位控制信号发生电路，被配置成基于所述第一内部时钟和所述检测信号来产生用于调整所述移位码的第一移位控制信号至第三移位控制信号；以及码锁存电路，被配置成基于所述第一移位控制信号至所述第三移位控制信号来从所述移位码产生第一延迟码和第二延迟码。
附图说明
图1是示出根据一个实施例的半导体器件的配置的示例表示的框图。
图2是用于辅助说明图1中所示的半导体器件中包括的内部时钟发生电路的操作的时序图的示例表示。
图3是示出图1中所示的半导体器件中包括的延迟码发生电路的配置的示例表示的框图。
图4是示出图3中所示的延迟码发生电路中包括的延迟时钟发生电路的示例表示的电路图。
图5是用于辅助说明图4中所示的延迟时钟发生电路的操作的表格的示例表示。
图6是示出图3中所示的延迟码发生电路中包括的相位检测电路的示例表示的电路图。
图7是用于辅助说明图6中所示的相位检测电路的操作的时序图的示例表示。
图8是示出图3中所示的延迟码发生电路中包括的移位控制信号发生电路的示例表示的电路图。
图9和图10是用于辅助说明图8中所示的移位控制信号发生电路的操作的时序图的示例表示。
图11是示出图3中所示的延迟码发生电路中包括的码锁存电路的示例表示的电路图。
图12和图13是用于辅助说明图11中所示的码锁存电路的操作的时序图的示例表示。
图14是示出图1中所示的半导体器件中包括的延迟电路的配置的示例表示的框图。
图15是示出图14中所示的延迟电路中包括的第一延迟器的示例表示的电路图。
图16是示出图14中所示的延迟电路中包括的第二延迟器的示例表示的电路图。
具体实施方式
在下文中，将在下面通过各个实施例示例并参照附图来描述半导体器件。
根据各个实施例，通过使用在延迟时钟的相位比内部时钟的相位提前时产生的第一延迟码和在延迟时钟的相位比内部时钟的相位滞后时产生的第二延迟码来调整延迟电路的延迟间隔，由于PVT(工艺，电压和温度)中的变化而引起的通过第一延迟码设置的延迟间隔的误差和通过第二延迟码设置的延迟间隔的误差可以彼此抵消。因此，即使在PVT中出现变化，在延迟电路中设置的延迟间隔的误差也可以减小。
各个实施例可以涉及与延迟码相关的半导体器件。
如图1中所示，根据一个实施例的半导体器件可以包括内部时钟发生电路1、延迟码发生电路2和延迟电路3。
内部时钟发生电路1可以将时钟CLK分频，以及产生第一内部时钟ICLK和第二内部时钟QCLK。第一内部时钟ICLK和第二内部时钟QCLK的周期可以被设置成时钟CLK的周期的N倍，N可以被设置成自然数。在本实施例中，N可以被设置成2。第二内部时钟QCLK可以被设置成具有比第一内部时钟ICLK滞后90度的相位。第二内部时钟QCLK可以通过将第一内部时钟ICLK延迟时钟CLK的半个周期来产生。稍后将参照图2来描述内部时钟发生电路1的操作。
延迟码发生电路2可以基于第一内部时钟ICLK和第二内部时钟QCLK来产生第一延迟码DC1<1:N>和第二延迟码DC2<1:N>。根据将通过延迟第一内部时钟ICLK而产生的延迟时钟ICLKd(参见图3)与第二内部时钟QCLK相比较的结果，延迟码发生电路2可以从用于调整第一内部时钟ICLKd(参见图3)被延迟的延迟间隔的移位码SC<1:N>(参见图3)来产生第一延迟码DC1<1:N>和第二延迟码DC2<1:N>。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时，延迟码发生电路2可以调整移位码SC<1:N>来增大第一内部时钟ICLK的延迟间隔，以及可以输出移位码SC<1:N>作为第一延迟码DC1<1:N>。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时，延迟码发生电路2可以调整移位码SC<1:N>来减小第一内部时钟ICLK的延迟间隔，以及可以输出移位码SC<1:N>作为第二延迟码DC2<1:N>。稍后将参照图3至图13来描述延迟码发生电路2的配置和操作。
延迟电路3可以将输入信号SIN延迟通过第一延迟码DC1<1:N>和第二延迟码DC2<1:N>设置的延迟间隔，以及产生输出信号SOUT。延迟电路3可以包括通过第一延迟码DC1<1:N>来调整其延迟间隔的第一延迟器31(参见图14)和通过第二延迟码DC2<1:N>来调整其延迟间隔的第二延迟器32(参见图14)。稍后将参照图14至图16来描述延迟电路3的配置和操作。
参见图2，可以看到通过将时钟CLK分频而产生的第一内部时钟ICLK和第二内部时钟QCLK的波形。第一内部时钟ICLK和第二内部时钟QCLK的周期被设置成时钟CLK的周期的两倍。第二内部时钟QCLK可以被设置成具有比第一内部时钟ICLK滞后90度的相位。因此，在从产生第一内部时钟ICLK的时刻T11开始延迟时钟CLK的一半周期的时刻T12处产生第二内部时钟QCLK。
参见图3，延迟码发生电路2可以包括延迟时钟发生电路21、相位检测电路22、移位控制信号发生电路23、移位寄存器24和码锁存电路25。
延迟时钟发生电路21可以将第一内部时钟ICLK延迟由移位码SC<1:N>设置的延迟间隔，由此产生延迟时钟ICLKd。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时，可以调整移位码SC<1:N>来增大延迟时钟发生电路21的延迟间隔。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时，可以调整移位码SC<1:N>来减小延迟时钟发生电路21的延迟间隔。稍后将参照图4和图5来描述延迟时钟发生电路21的配置和操作。
相位检测电路22可以将延迟时钟ICLKd的相位与第二内部时钟QCLK的相位进行比较，由此产生检测信号DET。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时，相位检测电路22可以产生具有第一逻辑电平的检测信号DET。当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时，相位检测电路22可以产生具有第二逻辑电平的检测信号DET。第一逻辑电平和第二逻辑电平可以根据实施例来以各种方式设置。稍后将参照图6和图7来描述相位检测电路22的配置和操作。
移位控制信号发生电路23可以基于第一内部时钟ICLK和检测信号DET来产生第一移位控制信号SCNT_INC、第二移位控制信号SCNT_DEC和第三移位控制信号SCNT_LOCK。移位控制信号发生电路23可以与通过将第一内部时钟ICLK分频而产生的分频时钟ICLKV(参见图8)同步地产生根据检测信号DET的逻辑电平而被选择性地使能的第一移位控制信号SCNT_INC和第二移位控制信号SCNT_DEC。移位控制信号发生电路23可以产生第三移位控制信号SCNT_LOCK，第三移位控制信号SCNT_LOCK在第一移位控制信号SCNT_INC和第二移位控制信号SCNT_DEC分别被使能至少一次时的时刻处被使能。稍后将参照图8至图10来描述移位控制信号发生电路23的配置和操作。
移位寄存器24可以基于第一移位控制信号SCNT_INC、第二移位控制信号SCNT_DEC和第三移位控制信号SCNT_LOCK来调整移位码SC<1:N>。当第一移位控制信号SCNT_INC被使能时，移位寄存器24可以调整移位码SC<1:N>以增大延迟时钟发生电路21的延迟间隔。当第二移位控制信号SCNT_DEC被使能时，移位寄存器24可以调整移位码SC<1:N>以减小延迟时钟发生电路21的延迟间隔。当第三移位控制信号SCNT_LOCK被使能时，移位寄存器24可以锁定移位码SC<1:N>的逻辑电平组合以锁定延迟时钟发生电路21的延迟间隔。
码锁存电路25可以基于第一移位控制信号SCNT_INC、第二移位控制信号SCNT_DEC和第三移位控制信号SCNT_LOCK来从移位码SC<1:N>产生第一延迟码DC1<1:N>和第二延迟码DC2<1:N>。码锁存电路25可以在第三移位控制信号SCNT_LOCK被使能且第一移位控制信号SCNT_INC被使能时从移位码SC<1:N>产生第一延迟码DC1<1:N>。码锁存电路25可以在第三移位控制信号SCNT_LOCK被使能且第二移位控制信号SCNT_DEC被使能时从移位码SC<1:N>产生第二延迟码DC2<1:N>。稍后将参照图11至图13来描述码锁存电路25的配置和操作。
参见图4，延迟时钟发生电路21可以包括第一时钟单位延迟器至第N时钟单位延迟器21(1:N)。
第一时钟单位延迟器21(1)可以包括第一时钟选择器211和第一时钟输出器212。第一时钟选择器211可以基于移位码SC<1:N>的第一比特位SC<1>来选择性地输出第一内部时钟ICLK或电源电压VDD。第一时钟输出器212可以被配置成执行NAND运算和反相运算。例如，第一时钟输出器212可以包括NAND门NAND211和反相器IV211。NAND门NAND211可以接收第一时钟选择器211的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV211可以对NAND门NAND211的输出信号进行反相和缓冲，以及输出第一移位时钟SCLK1。第一时钟输出器212可以缓冲第一时钟选择器211的输出信号，以及产生第一移位时钟SCLK1。
第二时钟单位延迟器21(2)可以包括第二时钟选择器213和第二时钟输出器214。第二时钟选择器213可以基于移位码SC<1:N>的第二比特位SC<2>来选择性地输出第一内部时钟ICLK或第一移位时钟SCLK1。第二时钟输出器214可以被配置成执行NAND运算和反相运算。例如，第二时钟输出器214可以包括NAND门NAND212和反相器IV212。NAND门NAND212可以接收第二时钟选择器213的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV212可以对NAND门NAND212的输出信号进行反相和缓冲，以及输出第二移位时钟SCLK2。第二时钟输出器214可以缓冲第二时钟选择器213的输出信号，以及产生第二移位时钟SCLK2。
第三时钟单位延迟器21(3)可以包括第三时钟选择器215和第三时钟输出器216。第三时钟选择器215可以基于移位码SC<1:N>的第三比特位SC<3>来选择性地输出第一内部时钟ICLK或第二移位时钟SCLK2。第三时钟输出器216可以被配置成执行NAND运算和反相运算。例如，第三时钟输出器216可以包括NAND门NAND213和反相器IV213。NAND门NAND213可以接收第三时钟选择器215的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV213可以对NAND门NAND213的输出信号进行反相和缓冲，以及输出第三移位时钟SCLK3。第三时钟输出器216可以缓冲第三时钟选择器215的输出信号，以及产生第三移位时钟SCLK3。
第N时钟单位延迟器21(N)可以包括第N时钟选择器217和第N时钟输出器218。第N时钟选择器217可以基于移位码SC<1:N>的第N比特位SC<N>来选择性地输出第一内部时钟ICLK或第(N-1)移位时钟SCLK(N-1)。第N时钟输出器218可以被配置成执行NAND运算和反相运算。例如，第N时钟输出器218可以包括NAND门NAND214和反相器IV214。NAND门NAND214可以接收第N时钟选择器217的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV214可以对NAND门NAND214的输出信号进行反相和缓冲，以及输出延迟时钟ICLKd。第N时钟输出器218可以缓冲第N时钟选择器217的输出信号，以及产生延迟时钟ICLKd。
当移位码SC<1:N>的第一比特位SC<1>为逻辑高电平而移位码SC<1:N>的第二比特位至第N比特位SC<2:N>为逻辑低电平时，延迟时钟ICLKd通过经由第一时钟单位延迟器至第N时钟单位延迟器21(1:N)延迟第一内部时钟ICLK来产生。当移位码SC<1:N>的第二比特位SC<2>为逻辑高电平而移位码SC<1:N>的第一比特位和第三比特位至第N比特位SC<1,3:N>为逻辑低电平时，延迟时钟ICLKd通过经由第二时钟单位延迟器至第N时钟单位延迟器21(2:N)延迟第一内部时钟ICLK来产生。当移位码SC<1:N>的第三比特位SC<3>为逻辑高电平而移位码SC<1:N>的第一比特位、第二比特位和第四比特位至第N比特位SC<1,2,4:N>为逻辑低电平时，延迟时钟ICLKd通过经由第三时钟单位延迟器至第N时钟单位延迟器21(3:N)延迟第一内部时钟ICLK来产生。当移位码SC<1:N>的第N比特位SC<N>为逻辑高电平而移位码SC<1:N>的第一比特位至第(N-1)比特位SC<1:N-1>为逻辑低电平时，延迟时钟ICLKd通过经由第N时钟单位延迟器21(N)延迟第一内部时钟ICLK来产生。
参见图5，可以看到延迟时钟发生电路21的根据移位码SC<1:N>的逻辑电平组合而设置的延迟间隔。
当移位码SC<1:N>的第一比特位SC<1>为逻辑高电平而移位码SC<1:N>的第二比特位至第N比特位SC<2:N>为逻辑低电平时，延迟时钟发生电路21的延迟间隔可以被设置成NUI。UI表示第一时钟单位延迟器至第N时钟单位延迟器21(1:N)中的每个时钟单位延迟器的延迟间隔。NUI表示延迟时钟发生电路21的延迟间隔被设置成第一内部时钟ICLK穿过第一时钟单位延迟器至第N时钟单位延迟器21(1:N)所需的间隔。
当移位码SC<1:N>的第二比特位SC<2>为逻辑高电平而移位码SC<1:N>的第一比特位和第三比特位至第N比特位SC<1,3:N>为逻辑低电平时，延迟时钟发生电路21的延迟间隔可以被设置成(N-1)UI。(N-1)UI表示延迟时钟发生电路21的延迟间隔被设置成第一内部时钟ICLK穿过第二时钟单位延迟器至第N时钟单位延迟器21(2:N)所需的间隔。
当移位码SC<1:N>的第三比特位SC<3>为逻辑高电平而移位码SC<1:N>的第一比特位、第二比特位和第四比特位至第N比特位SC<1,2,4:N>为逻辑低电平时，延迟时钟发生电路21的延迟间隔可以被设置成(N-2)UI。(N-2)UI表示延迟时钟发生电路21的延迟间隔被设置成第一内部时钟ICLK穿过第三时钟单位延迟器至第N时钟单位延迟器21(3:N)所需的间隔。
当移位码SC<1:N>的第N比特位SC<N>为逻辑高电平而移位码SC<1:N>的第一比特位至第(N-1)比特位为逻辑低电平时，延迟时钟发生电路21的延迟间隔可以被设置成UI。UI表示延迟时钟发生电路21的延迟间隔被设置成第一内部时钟ICLK穿过第N时钟单位延迟器21(N)所需的间隔。
参见图6，相位检测电路22可以与第二内部时钟QCLK同步地锁存延迟时钟ICLKd，以及输出锁存的延迟时钟ICLKd作为检测信号DET。相位检测电路22可以在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时产生具有逻辑高电平的检测信号DET。相位检测电路22可以在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时产生具有逻辑低电平的检测信号DET。相位检测电路22可以通过D触发器221来实现。
参见图7，可以看到第二内部时钟QCLK和延迟时钟ICLKd的相位差。如X所示，当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时，产生逻辑高电平的检测信号DET。如Y所示，当延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时，产生逻辑低电平的检测信号DET。
参见图8，移位控制信号发生电路23可以包括第一移位控制信号发生器231、第二移位控制信号发生器232和第三移位控制信号发生器233。
第一移位控制信号发生器231可以被配置成执行分频操作和AND运算。例如，第一移位控制信号发生器231可以包括分频器235和AND门AND231。分频器235可以将第一内部时钟ICLK分频，以及产生分频时钟ICLKV。分频时钟ICLKV的周期可以被设置成第一内部时钟ICLK的周期的K倍。K可以被设置成自然数。AND门AND231可以接收分频时钟ICLKV和检测信号DET并执行AND逻辑运算。在检测信号DET为逻辑高电平的状态下，AND门AND231可以与分频时钟ICLKV的上升沿同步地产生被使能到逻辑高电平的第一移位控制信号SCNT_INC。在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时产生逻辑高电平的检测信号DET的状态下，第一移位控制信号发生器231可以与分频时钟ICLKV的上升沿同步地产生被使能到逻辑高电平的第一移位控制信号SCNT_INC。
第二移位控制信号发生器232可以被配置成执行反相操作和AND运算。例如，第二移位控制信号发生器232可以包括反相器IV231和AND门AND232。反相器IV231可以对检测信号DET进行反相和缓冲，以及输出输出信号。AND门AND232可以接收分频时钟ICLKV和反相器IV231的输出信号，并执行AND逻辑运算。在检测信号DET为逻辑低电平的状态下，AND门AND232可以与分频时钟ICLKV的上升沿同步地产生被使能到逻辑高电平的第二移位控制信号SCNT_DEC。在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时产生逻辑低电平的检测信号DET的状态下，第二移位控制信号发生器232可以与分频时钟ICLKV的上升沿同步地产生被使能到逻辑高电平的第二移位控制信号SCNT_DEC。
第三移位控制信号发生器电路233可以被配置成执行第一锁存操作、第二锁存操作和AND运算。例如，第三移位控制信号发生器233可以包括第一锁存信号发生电路236、第二锁存信号发生电路237和AND门AND233。第一锁存信号发生电路236可以与第一移位控制信号SCNT_INC同步地锁存电源电压VDD，以及输出锁存的电源电压VDD作为第一锁存信号LAT1。第二锁存信号发生电路237可以与第二移位控制信号SCNT_DEC同步地锁存电源电压VDD，以及输出锁存的电源电压VDD作为第二锁存信号LAT2。第一锁存信号发生电路236和第二锁存信号发生电路237中的每个可以通过D触发器来实施。AND门AND233可以接收第一锁存信号LAT1和第二锁存信号LAT2，并执行AND逻辑运算。当第一锁存信号LAT1和第二锁存信号LAT2二者都为逻辑高电平时，AND门AND233可以产生被使能到逻辑高电平的第三移位控制信号SCNT_LOCK。当第一移位控制信号SCNT_INC和第二移位控制信号SCNT_DEC分别被使能到逻辑高电平至少一次时，第三移位控制信号发生器233可以产生被使能到逻辑高电平的第三移位控制信号SCNT_LOCK。
下面将参照图9和图10来描述移位控制信号发生电路23的操作。
如图9中所示，在时刻T31处，在检测信号DET为逻辑高电平的状态下，第一移位控制信号SCNT_INC与分频时钟ICLKV的上升沿同步地被使能到逻辑高电平。如果第一移位控制信号SCNT_INC被使能，则当移位码SC<1:N>被调整成增大延迟时钟发生电路21的延迟间隔时，延迟时钟ICLKd的相位变得滞后于第二内部时钟QCLK的相位，检测信号DET从逻辑高电平向逻辑低电平转变。当第一移位控制信号SCNT_INC向逻辑高电平转变时，第一锁存信号LAT1从逻辑低电平向逻辑高电平转变。在时刻T32处，在检测信号DET为逻辑低电平的状态下，第二移位控制信号SCNT_DEC与分频时钟ICLKV的上升沿同步地被使能到逻辑高电平。如果第二移位控制信号SCNT_DEC被使能，则当移位码SC<1:N>被调整成减小延迟时钟发生电路21的延迟间隔时，延迟时钟ICLKd的相位变得比第二内部时钟QCLK的相位提前，以及检测信号DET从逻辑低电平向逻辑高电平转变。当第二移位控制信号SCNT_DEC向逻辑高电平转变时，第二锁存信号LAT2从逻辑低电平向逻辑高电平转变。当在时刻T32处第一锁存信号LAT1和第二锁存信号LAT2二者都为逻辑高电平时，第三移位控制信号SCNT_LOCK被使能到逻辑高电平，以及移位码SC<1:N>保持预定逻辑电平组合。
本文中针对参数而使用的词“预定”(诸如预定逻辑电平组合)表示该参数的值在该参数用于过程或算法中之前确定。对于一些实施例，在过程或算法开始之前确定该参数的值。在其他实施例中，该参数的值在过程或算法期间但是在该参数用于过程或算法之前确定。
如图10中所示，在时刻T41处，在检测信号DET为逻辑低电平的状态下，第二移位控制信号SCNT_DEC与分频时钟ICLKV的上升沿同步地被使能到逻辑高电平。如果第二移位控制信号SCNT_DEC被使能，则当移位码SC<1:N>被调整成减小延迟时钟发生电路21的延迟间隔时，延迟时钟ICLKd的相位变得比第二内部时钟QCLK的相位提前，以及检测信号DET从逻辑低电平向逻辑高电平转变。当第二移位控制信号SCNT_DEC向逻辑高电平转变时，第二锁存信号LAT2从逻辑低电平向逻辑高电平转变。在时刻T42处，在检测信号DET为逻辑高电平的状态下，第一移位控制信号SCNT_INC与分频时钟ICLKV的上升沿同步地被使能到逻辑高电平。如果第一移位控制信号SCNT_INC被使能，则当移位码SC<1:N>被调整成增大延迟时钟发生电路21的延迟间隔时，延迟时钟ICLKd的相位变得比第二内部时钟信号QCLK的相位滞后，以及检测信号DET从逻辑高电平向逻辑低电平转变。当第一移位控制信号SCNT_INC向逻辑高电平转变时，第一锁存信号LAT1从逻辑低电平向逻辑高电平转变。当在时刻T42处第一锁存信号LAT1和第二锁存信号LAT2二者都为逻辑高电平时，第三移位控制信号SCNT_LOCK被使能到逻辑高电平，以及移位码SC<1:N>保持预定逻辑电平组合。
参见图11，码锁存电路25可以包括第一码锁存器251和第二码锁存器252。第一码锁存器251在第三移位控制信号SCNT_LOCK被使能到逻辑高电平时被激活。第一码锁存器251可以同步于第一移位控制信号SCNT_INC被使能到逻辑高电平的时刻来锁存移位码SC<1:N>，以及输出锁存的移位码SC<1:N>作为第一延迟码DC1<1:N>。第二码锁存器252在第三移位控制信号SCNT_LOCK被使能到逻辑高电平时被激活。第二码锁存器252可以同步于第二移位控制信号SCNT_DEC被使能到逻辑高电平的时刻来锁存移位码SC<1:N>，以及输出锁存的移位码SC<1:N>作为第二延迟码DC2<1:N>。第一码锁存器251和第二码锁存器252中的每个可以通过D触发器来实现。
码锁存电路25可以在第三移位控制信号SCNT_LOCK被使能且第一移位控制信号SCNT_INC被使能时从移位码SC<1:N>产生第一延迟码DC1<1:N>。码锁存电路25可以在第三移位控制信号SCNT_LOCK被使能且第二移位控制信号SCNT_DEC被使能时从移位码SC<1:N>产生第二延迟码DC2<1:N>。
下面将参照图12和图13来描述码锁存电路25的操作。
如图12中所示，在第一移位控制信号SCNT_INC在时刻T51处被使能到逻辑高电平之后，为了增大延迟时钟发生电路21的延迟间隔，移位码SC<1:N>被从“010”调整到“001”。在第二移位控制信号SCNT_DEC在时刻T52处被使能到逻辑高电平之后，为了减小延迟时钟发生电路21的延迟间隔，移位码SC<1:N>被从“001”调整到“010”。在第一移位控制信号SCNT_INC在时刻T51处被使能到逻辑高电平之后，在第二移位控制信号SCNT_DEC被使能到逻辑高电平的时刻T52处，第三移位控制信号SCNT_LOCK被使能到逻辑高电平。在第三移位控制信号SCNT_LOCK被使能到逻辑高电平且第二移位控制信号SCNT_DEC被产生的时刻T52处，移位码SC<1:N>可以被输出作为第二延迟码DC2<1:N>。第二延迟码DC2<1:N>可以被设置成“001”。在第三移位控制信号SCNT_LOCK被使能到逻辑高电平且第一移位控制信号SCNT_INC被产生的时刻T53处，移位码SC<1:N>可以被输出作为第一延迟码DC1<1:N>。第一延迟码DC1<1:N>可以被设置成“010”。
如图13中所示，在第二移位控制信号SCNT_DEC在时刻T61处被使能到逻辑高电平之后，为了减小延迟时钟发生电路21的延迟间隔，移位码SC<1:N>被从“001”调整到“010”。在第一移位控制信号SCNT_INC在时刻T62处被使能到逻辑高电平之后，为了增大延迟时钟发生电路21的延迟间隔，移位码SC<1:N>被从“010”调整到“001”。在第二移位控制信号SCNT_DEC在时刻T61处被使能之后，在第一移位控制信号SCNT_INC被使能到逻辑高电平的时刻T62处，第三移位控制信号SCNT_LOCK被使能到逻辑高电平。在第三移位控制信号SCNT_LOCK被使能到逻辑高电平且第一移位控制信号SCNT_INC被产生的时刻T62处，移位码SC<1:N>可以被输出作为第一延迟码DC1<1:N>。第一延迟码DC1<1:N>可以被设置成“010”。在第三移位控制信号SCNT_LOCK被使能到逻辑高电平且第二移位控制信号SCNT_DEC被产生的时刻T63处，移位码SC<1:N>可以被输出作为第二延迟码DC2<1:N>。第二延迟码DC2<1:N>可以被设置成“001”。
参见图14，延迟电路3可以包括第一延迟器31和第二延迟器32。第一延迟器31可以基于第一延迟码DC1<1:N>来延迟输入信号SIN，以及产生延迟信号Sd。第二延迟器32可以基于第二延迟码DC2<1:N>来延迟延迟信号Sd，以及产生输出信号SOUT。在下文中，将参照图15来描述用于基于第一延迟码DC1<1:N>延迟输入信号SIN和产生延迟信号Sd的配置和操作，以及将参照图16来描述用于基于第二延迟码DC2<1:N>延迟延迟信号Sd和产生输出信号SOUT的配置和操作。
如图15中所示，第一延迟器31可以包括第一可选单位延迟器至第N可选单位延迟器31(1:N)。
第一可选单位延迟器31(1)可以包括第一选择器311和第一输出器312。第一选择器311可以基于第一延迟码DC1<1:N>的第一比特位DC1<1>来选择性地输出输入信号SIN或电源电压VDD。第一输出器312可以被配置成执行NAND运算和反相运算。例如，第一输出器312可以包括NAND门NAND311和反相器IV311。NAND门NAND311可以接收第一选择器311的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV311可以对NAND门NAND311的输出信号进行反相和缓冲，以及输出第一选择信号SL1。第一输出器312可以缓冲第一选择器311的输出信号，以及产生第一选择信号SL1。
第二可选单位延迟器31(2)可以包括第二选择器313和第二输出器314。第二选择器313可以基于第一延迟码DC1<1:N>的第二比特位DC1<2>来选择性地输出输入信号SIN或第一选择信号SL1。第二输出器314可以被配置成执行NAND运算和反相运算。例如，第二输出器314可以包括NAND门NAND312和反相器IV312。NAND门NAND312可以接收第二选择器313的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV312可以对NAND门NAND312的输出信号进行反相和缓冲，以及输出第二选择信号SL2。第二输出器314可以缓冲第二选择器313的输出信号，以及产生第二选择信号SL2。
第三可选单位延迟器31(3)可以包括第三选择器315和第三输出器316。第三选择器315可以基于第一延迟码DC1<1:N>的第三比特位DC1<3>来选择性地输出输入信号SIN或第二选择信号SL2。第三输出器316可以被配置成执行NAND运算和反相运算。例如，第三输出器316可以包括NAND门NAND313和反相器IV313。NAND门NAND313可以接收第三选择器315的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV313可以对NAND门NAND313的输出信号进行反相和输出，以及输出第三选择信号SL3。第三输出器316可以缓冲第三选择器315的输出信号，以及产生第三选择信号SL3。
第N可选单位延迟器31(N)可以包括第N选择器317和第N输出器318。第N选择器317可以基于第一延迟码DC1<1:N>的第N比特位DC1<N>来选择性地输出输入信号SIN或第(N-1)选择信号SL(N-1)。第N输出器318可以被配置成执行NAND运算和反相运算。例如，第N输出器318可以包括NAND门NAND314和反相器IV314。NAND门NAND314可以接收第N选择器317的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV314可以对NAND门NAND314的输出信号进行反相和缓冲，以及输出延迟信号Sd。第N输出器318可以缓冲第N选择器317的输出信号，以及产生延迟信号Sd。
当第一延迟码DC1<1:N>的第一比特位DC1<1>为逻辑高电平而第一延迟码DC1<1:N>的第二比特位至第N比特位DC1<2:N>为逻辑低电平时，延迟信号Sd通过经由第一可选单位延迟器至第N可选单位延迟器31(1:N)延迟输入信号SIN来产生。当第一延迟码DC1<1:N>的第二比特位DC1<2>为逻辑高电平而第一延迟码DC1<1:N>的第一比特位和第三比特位至第N比特位DC1<1,3:N>为逻辑低电平时，延迟信号Sd通过经由第二可选单位延迟器至第N可选单位延迟器31(2:N)延迟输入信号SIN来产生。当第一延迟码DC1<1:N>的第三比特位DC1<3>为逻辑高电平而第一延迟码DC1<1:N>的第一比特位、第二比特位和第四比特位至第N比特位DC1<1,2,4:N>为逻辑低电平时，延迟信号Sd通过经由第三可选单位延迟器至第N可选单位延迟器31(3:N)延迟输入信号SIN来产生。当第一延迟码DC1<1:N>的第N比特位DC1<N>为逻辑高电平而第一延迟码DC1<1:N>的第一比特位至第(N-1)比特位DC1<1:N-1>为逻辑低电平时，延迟信号Sd通过经由第N单位延迟器31(N)延迟输入信号SIN来产生。
如图16中所示，第二延迟器32可以包括第一延迟可选单位延迟器至第N延迟可选单位延迟器32(1:N)。
第一延迟可选单位延迟器32(1)可以包括第一延迟选择器321和第一延迟输出器322。第一延迟选择器321可以基于第二延迟码DC2<1:N>的第一比特位DC2<1>来选择性地输出延迟信号Sd或电源电压VDD。第一延迟输出器322可以包括NAND门NAND321和反相器IV321。NAND门NAND321可以接收第一延迟选择器321的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV321可以NAND门NAND321的输出信号进行反相和缓冲，以及输出第一延迟选择信号SLd1。第一延迟输出器322可以缓冲第一延迟选择器321的输出信号，以及产生第一延迟选择信号SLd1。
第二延迟可选单位延迟器32(2)可以包括第二延迟选择器323和第二延迟输出器324。第二延迟选择器323可以基于第二延迟码DC2<1:N>的第二比特位DC2<2>来选择性地输出延迟信号Sd或第一延迟选择信号SLd1。第二延迟输出器324可以包括NAND门NAND322和反相器IV322。NAND门NAND322可以接收第二延迟选择器323的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV322可以对NAND门NAND322的输出信号进行反相和缓冲，以及输出第二延迟选择信号SLd2。第二延迟输出器324可以缓冲第二延迟选择器323的输出信号，以及产生第二延迟选择信号SLd2。
第三延迟可选单位延迟器32(3)可以包括第三延迟选择器325和第三延迟输出器326。第三延迟选择器325可以基于第二延迟码DC2<1:N>的第三比特位DC2<3>来选择性地输出延迟信号Sd或第二延迟选择信号SLd2。第三延迟输出器326可以包括NAND门NAND323和反相器IV323。NAND门NAND323可以接收第三延迟选择器325的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV323可以对NAND门NAND323的输出信号进行反相和缓冲，以及输出第三延迟选择信号SLd3。第三延迟输出器326可以缓冲第三延迟选择器325的输出信号，以及产生第三延迟选择信号SLd3。
第N延迟可选单位延迟器32(N)可以包括第N延迟选择器327和第N延迟输出器328。第N延迟选择器327可以基于第二延迟码DC2<1:N>的第N比特位DC2<N>来选择性地输出延迟信号Sd或第(N-1)延迟选择信号SLd(N-1)。第N延迟输出器328可以包括NAND门NAND324和反相器IV324。NAND门NAND324可以接收第N延迟选择器327的输出信号和电源电压VDD，以及执行NAND逻辑运算。反相器IV324可以对NAND门NAND324的输出信号进行反相和缓冲，以及输出输出信号SOUT。第N延迟输出器328可以缓冲第N延迟选择器327的输出信号，以及产生输出信号SOUT。
当第二延迟码DC2<1:N>的第一比特位DC2<1>为逻辑高电平而第二延迟码DC2<1:N>的第二比特位至第N比特位DC2<2:N>为逻辑低电平时，输出信号SOUT通过经由第一延迟可选单位延迟器至第N延迟可选单位延迟器32(1:N)延迟延迟信号Sd来产生。当第二延迟码DC2<1:N>的第二比特位DC2<2>为逻辑高电平而第二延迟码DC2<1:N>的第一比特位和第三比特位至第N比特位DC2<1,3:N>为逻辑低电平时，输出信号SOUT通过经由第二延迟可选单位延迟器至第N延迟可选单位延迟器32(2:N)延迟延迟信号Sd来产生。当第二延迟码DC2<1:N>的第三比特位DC2<3>为逻辑高电平而第二延迟码DC2<1:N>的第一比特位、第二比特位和第四比特位至第N比特位DC2<1,2,4:N>为逻辑低电平时，输出信号SOUT通过经由第三延迟可选单位延迟器至第N延迟可选单位延迟器32(3:N)延迟延迟信号Sd来产生。当第二延迟码DC2<1:N>的第N比特位DC2<N>为逻辑高电平而第二延迟码DC2<1:N>的第一比特位至第(N-1)比特位DC2<1:N-1>为逻辑低电平时，输出信号SOUT通过经由第N延迟可选单位延迟器32(N)延迟延迟信号Sd来产生。
根据实施例的半导体器件中包括的上述延迟电路3包括第一延迟器31和第二延迟器32，第一延迟器31的延迟间隔通过在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位提前时产生的第一延迟码DC1<1:N>来调整，第二延迟器32的延迟间隔通过在延迟时钟ICLKd的相位比第二内部时钟QCLK的相位滞后时产生的第二延迟码DC2<1:N>来调整。由于PVT的变化而引起的第一延迟器31的延迟间隔和第二延迟器32的延迟间隔出现的误差可以某种程度上彼此抵消。因此，根据实施例的延迟电路3可以减小因PVT变化而导致的在延迟间隔上出现的误差。
虽然以上已经描述了各个实施例，但是对于本领域技术人员而言，所描述的实施例仅作为示例。因此，本文中描述的半导体器件不应当基于所描述的实施例而受到限制。

Claims (24)

1.一种半导体器件，包括：
延迟码发生电路，被配置成通过将第二内部时钟的相位与延迟时钟的相位进行比较来调整用于延迟第一内部时钟的移位码，以及被配置成从所述移位码产生第一延迟码和第二延迟码，所述延迟时钟通过延迟所述第一内部时钟来产生；以及
延迟电路，被配置成通过将输入信号延迟由所述第一延迟码和所述第二延迟码设置的延迟间隔来产生输出信号。
2.如权利要求1所述的半导体器件，其中，所述第一内部时钟和所述第二内部时钟通过将时钟分频来产生，以及所述第二内部时钟的相位被设置成比所述第一内部时钟的相位滞后90度。
3.如权利要求1所述的半导体器件，其中，所述延迟码发生电路在所述延迟时钟的相位比所述第二内部时钟的相位提前时调整所述移位码以增大所述第一内部时钟的延迟间隔。
4.如权利要求1所述的半导体器件，其中，所述延迟码发生电路在所述延迟时钟的相位比所述第二内部时钟的相位提前时将所述移位码输出为所述第一延迟码。
5.如权利要求1所述的半导体器件，其中，所述延迟码发生电路在所述延迟时钟的相位比所述第二内部时钟的相位滞后时调整所述移位码以减小所述第一内部时钟的延迟间隔。
6.如权利要求1所述的半导体器件，其中，所述延迟码发生电路在所述延迟时钟的相位比所述第二内部时钟的相位滞后时将所述移位码输出为所述第二延迟码。
7.如权利要求1所述的半导体器件，其中，所述延迟码发生电路包括：
延迟时钟发生电路，被配置成通过将所述第一内部时钟延迟由所述移位码调整的延迟间隔来产生所述延迟时钟。
8.如权利要求7所述的半导体器件，其中，所述延迟时钟发生电路包括多个时钟单位延迟器，并且经由所述多个时钟单位延迟器之中的根据所述移位码中包括的比特位的逻辑电平组合而选择的时钟单位延迟器的组合延迟所述第一内部时钟来产生所述延迟时钟。
9.如权利要求1所述的半导体器件，其中，所述延迟码发生电路包括：
相位检测电路，被配置成通过将所述延迟时钟的相位与所述第二内部时钟的相位进行比较来产生检测信号；以及
移位控制信号发生电路，被配置成基于所述第一内部时钟和所述检测信号来产生用于调整所述移位码的移位控制信号。
10.如权利要求9所述的半导体器件，其中，所述相位检测电路在所述延迟时钟的相位比所述第二内部时钟的相位提前时产生具有第一逻辑电平的检测信号，以及在所述延迟时钟的相位比所述第二内部时钟的相位滞后时产生具有第二逻辑电平的检测信号。
11.如权利要求10所述的半导体器件，其中，所述移位控制信号包括第一移位控制信号至第三移位控制信号，以及所述移位控制信号发生电路在检测信号具有所述第一逻辑电平时使能用于调整所述移位码的所述第一移位控制信号，以增大所述第一内部时钟的延迟间隔。
12.如权利要求11所述的半导体器件，其中，所述移位控制信号发生电路在检测信号具有所述第二逻辑电平时使能用于调整所述移位码的所述第二移位控制信号，以减小所述第一内部时钟的延迟间隔。
13.如权利要求11所述的半导体器件，其中，所述移位控制信号发生电路在所述第一移位控制信号和所述第二移位控制信号都被使能至少一次时使能所述第三移位控制信号。
14.如权利要求1所述的半导体器件，其中，所述延迟电路包括：
第一延迟器，被配置成通过将所述输入信号延迟由所述第一延迟码调整的第一延迟间隔来产生延迟信号；以及
第二延迟器，被配置成通过将所述延迟信号延迟由所述第二延迟码调整的第二延迟间隔来产生所述输出信号。
15.如权利要求14所述的半导体器件，其中，所述第一延迟器包括多个第一可选单位延迟器，并且通过经由所述多个第一可选单位延迟器之中的根据所述第一延迟码中包括的比特位的逻辑电平组合而选择的第一可选单位延迟器的组合延迟所述输入信号来产生所述延迟信号。
16.如权利要求15所述的半导体器件，其中，所述第二延迟器包括多个第二可选单位延迟器，并且通过经由所述多个第二可选单位延迟器之中的根据所述第二延迟码中包括的比特位的逻辑电平组合而选择的第二可选单位延迟器的组合延迟所述延迟信号来产生所述输出信号。
17.一种半导体器件，包括：
延迟时钟发生电路，被配置成通过将第一内部时钟延迟由移位码调整的延迟间隔来产生延迟时钟；
相位检测电路，被配置成通过将所述延迟时钟的相位与第二内部时钟的相位进行比较来产生检测信号；
移位控制信号发生电路，被配置成基于所述第一内部时钟和所述检测信号来产生用于调整所述移位码的第一移位控制信号至第三移位控制信号；以及
码锁存电路，被配置成基于所述第一移位控制信号至所述第三移位控制信号来从所述移位码产生第一延迟码和第二延迟码。
18.如权利要求17所述的半导体器件，其中，所述第一内部时钟和所述第二内部时钟通过将时钟分频来产生，以及所述第二内部时钟的相位被设置成比所述第一内部时钟的相位滞后90度。
19.如权利要求17所述的半导体器件，其中，所述延迟时钟发生电路包括多个时钟单位延迟器，并且通过经由所述多个时钟单位延迟器之中的根据所述移位码中包括的比特位的逻辑电平组合而选择的时钟单位延迟器的组合延迟所述第一内部时钟来产生所述延迟时钟。
20.如权利要求17所述的半导体器件，
其中，所述相位检测电路在所述延迟时钟的相位比所述第二内部时钟的相位提前时产生具有第一逻辑电平的检测信号，
其中，所述移位控制信号发生电路在检测信号具有所述第一逻辑电平时使能用于调整所述移位码的所述第一移位控制信号，以增大所述第一内部时钟的延迟间隔，以及
其中，所述码锁存电路在所述第三移位控制信号被使能且所述第一移位控制信号被使能时将所述移位码输出为所述第一延迟码。
21.如权利要求17所述的半导体器件，
其中，所述相位检测电路在所述延迟时钟的相位比所述第二内部时钟的相位滞后时产生具有第二逻辑电平的检测信号，
其中，所述移位控制信号发生电路在检测信号具有所述第二逻辑电平时使能用于调整所述移位码的所述第二移位控制信号，以减小所述第一内部时钟的延迟间隔，以及
其中，所述码锁存电路在所述第三移位控制信号被使能且所述第二移位控制信号被使能时将所述移位码输出为所述第二延迟码。
22.如权利要求17所述的半导体器件，其中，所述半导体器件还包括：
延迟电路，被配置成通过将输入信号延迟由所述第一延迟码和所述第二延迟码设置的延迟间隔来产生输出信号；
所述延迟电路包括：
第一延迟器，被配置成通过将所述输入信号延迟由所述第一延迟码调整的第一延迟间隔来产生延迟信号；以及
第二延迟器，被配置成通过将所述延迟信号延迟由所述第二延迟码调整的第二延迟间隔来产生所述输出信号。
23.如权利要求22所述的半导体器件，其中，所述第一延迟器包括多个第一可选单位延迟器，并且通过经由所述多个第一可选单位延迟器之中的根据所述第一延迟码中包括的比特位的逻辑电平组合而选择的第一可选单位延迟器的组合延迟所述输入信号来产生所述延迟信号。
24.如权利要求23所述的半导体器件，其中，所述第二延迟器包括多个第二可选单位延迟器，并且通过经由所述多个第二可选单位延迟器之中的根据所述第二延迟码中包括的比特位的逻辑电平组合而选择的第二可选单位延迟器的组合延迟所述延迟信号来产生所述输出信号。
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