KR101249251B1 - 플래시 메모리 컨트롤러 - Google Patents

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Abstract

여기에는 플래시 메모리 장치를 제어하는 장치가 제공되며, 이 장치는 읽기 동작시 클록 신호를 발생하는 신호 발생기와; 상기 클록 신호를 클록 인에이블 신호로서 상기 플래시 메모리 장치로 출력하는 제 1 버퍼와; 상기 출력 인에이블 신호에 동기되어 상기 플래시 메모리 장치로부터 출력되는 데이터를 입력받는 제 2 버퍼와; 상기 제 1 버퍼의 출력을 입력받아 출력하는 제 3 버퍼와; 그리고 상기 제 3 버퍼의 출력에 동기되어 상기 제 2 버퍼의 출력을 래치하는 래치 회로를 포함한다.

Description

플래시 메모리 컨트롤러{FLASH MEMORY CONTROLLER}
도 1은 일반적인 플래시 메모리 컨트롤러를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 인터페이스 제어기를 개략적으로 보여주는 블록도이다.
도 3은 일반적인 플래시 메모리의 읽기 타이밍을 보여주는 도면이다.
도 4는 본 발명에 따른 플래시 인터페이스 제어기를 보여주는 블록도이다.
도 5는 본 발명에 따른 메모리 컨트롤러의 데이터 페취 방법을 설명하기 위한 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
120 : 중앙 처리 장치 140 : 램
160 : 플래시 인터페이스 제어기
본 발명은 메모리 컨트롤러에 관한 것으로, 좀 더 구체적으로는 데이터를 안정적으로 페취할 수 있는 기술에 관한 것이다.
집적 회로들은 감소되는 최소선폭 기술들을 사용하여 제조되고 있으며, 그러 한 기술들은 공정, 전압 및 온도(process, voltage and temperature: PVT) 변화로 인한 디바이스 특성의 상당한 변화를 초래한다. 예를 들면, PVT 변화는 전송 신호의 상승 및 하강 시간의 변화를 가져올 수 있다. 그러한 상승 및 하강 시간의 변화는 예상치 못한 지연으로서 나타난다. 왜냐하면, 신호들이 예상한 것보다 더 늦은 시간까지 의도한 레벨에 도달하지 못하기 때문이다. 따라서, PVT에 대한 지연 변화가 최소화되도록 집적 회로의 다양한 경로들에 대한 지연이 제어되어야 한다.
도 1은 일반적인 메모리 컨트롤러를 개략적으로 보여주는 블록도이다.
도 1에 도시된 메모리 컨트롤러는 낸드 플래시 메모리 장치를 제어하기 위한 것으로, 중앙 처리 장치(CPU)(120), 버퍼 메모리로서 동작하는 램(140), 그리고 플래시 인터페이스 컨트롤러(160)를 포함한다. 중앙 처리 장치(120)는 메모리 컨트롤러의 전반적인 동작들을 제어하도록 구성된다. 예를 들면, 호스트로부터 입력되는 명령에 따라 플래시 메모리(200)에 대한 읽기/쓰기 동작이 수행되도록 플래시 인터페이스 제어기(160)를 제어한다. 램(140)은 쓰기 동작시 호스트로부터 제공되는 데이터를 임시 저장하고 읽기 동작시 플래시 메모리(200)로부터 읽혀진 데이터를 임시 저장한다. 램(140)은, 예를 들면, SRAM으로 구현될 것이다. 하지만, 램(140)이 DRAM, PRAM, MRAM, 등과 같은 다른 RAM을 이용하여 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
계속해서 도 1을 참조하면, 플래시 인터페이스 제어기(160)는 중앙 처리 장치(120)의 제어에 따라 플래시 메모리(200)에 대한 읽기/쓰기 동작을 제어한다. 예를 들면, 쓰기 동작시, 플래시 인터페이스 제어기(160)는 램(140)에 임시 저장된 데이터 및 쓰기 명령을 정해진 타이밍에 따라 플래시 메모리(200)로 전송한다. 읽기 동작시, 플래시 인터페이스 제어기(160)는 정해진 타이밍에 따라 읽기 명령을 플래시 메모리(200)로 전송하고, 소정 시간 후에 플래시 메모리(200)로부터 출력되는 데이터를 램(140)으로 전송한다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 플래시 메모리(200)는 어드레스/데이터/명령이 데이터 경로를 통해 제공되는 명령/어드레스/데이터 멀티플렉스드 입출력 구조(command/address/data multiplexed IO structure)를 갖는다.
도 2는 관련 기술에 따른 도 1에 도시된 플래시 인터페이스 제어기의 일부를 보여주는 블록도이다.
도 2를 참조하면, 플래시 인터페이스 제어기(160)는 플래시 제어 블록(162)과 데이터 래치 블록(164)을 포함한다. 플래시 제어 블록(162)은 시스템 클록 신호(SCLK)에 동기되어 동작하며, 각 동작 모드시 정해진 타이밍에 따라 플래시 메모리(200)에 인가될 제어 신호들(예를 들면, CLE, CEB, WEB, REB, ALE 등)을 발생하도록 구성된다. 플래시 제어 블록(162)은 출력 인에이블 신호 발생기(162a)를 포함한다. 출력 인에이블 신호 발생기(162a)는 시스템 클록 신호(SCLK)에 동기된 클록 신호(O_REB)를 발생한다. 그렇게 생성된 클록 신호(O_REB)는 패드(PD1)에 연결된 버퍼(101)를 통해 플래시 메모리(200)로 출력 인에이블 신호(REB)로서 출력된다. 비록 O_REB 신호를 발생하는 신호 발생기(162a)만이 플래시 제어 블록(162) 내에 도시되어 있지만, 다른 제어 신호들을 발생하는 신호 발생기들 역시 플래시 제어 블록(162)에 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
쓰기 동작 동안, 데이터 래치 블록(164)은 플래시 메모리(200)로 전송될 데이터(O_DOUT)(예를 들면, 도 1의 램(140)으로부터 제공됨)를 입력받고 입력된 데이터를, 패드(PD2)에 연결된, 버퍼(102)를 통해 플래시 메모리(200)로 출력한다. 읽기 동작 동안, 데이터 래치 블록(164)은 패드(PD2)에 연결된 버퍼(103)를 통해 플래시 메모리(200)로부터 전송되는 데이터(DQ)를 래치하고, 래치된 데이터(O_DIN)를 도 1의 램(140)으로 출력할 것이다. 데이터 래치 블록(164)은 데이터 출력 래치(164a)와 데이터 입력 래치(164b)를 포함한다. 도시의 편의상, 도면에는 단지 1-비트 데이터를 출력/입력하는 데이터 래치 구조가 도시되어 있지만, 보다 많은 데이터 비트들을 입력/출력하는 데이터 래치 구조가 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 출력 래치(164a)는 쓰기 동작시 시스템 클록 신호(SCLK)에 동기되어 데이터를 래치/출력하는 반면에 데이터 입력 래치(164b)는 읽기 동작시 출력 인에이블 신호 발생기(162a)로부터 출력되는 클록 신호(O_REB)에 동기되어 데이터를 래치한다.
잘 알려진 바와 같이, 플래시 메모리(200)로부터 데이터를 읽기 위해서는, 도 3에 도시된 바와 같이, 플래시 제어 블록(162)은 읽기 명령 및 어드레스를 정해진 타이밍에 따라 플래시 메모리(200)로 전송한다. 소정 시간 후에, 플래시 제어 블록(162)은 플래시 메모리(200)로부터의 인터럽트 정보(예를 들면, R/BB)에 응답하여 출력 인에이블 신호(REB)로서 클록 신호(O_REB)를 발생한다. 플래시 메모리(200)는 출력 인에이블 신호(REB)에 응답하여 데이터(예를 들면, 한 페이지 분량의 데이터)를 정해진 단위(예를 들면, x8, x16, x32 등)로 순차적으로 출력한다. 플래 시 인터페이스 제어기(160)의 데이터 래치 블록(164)은 O_REB 신호에 응답하여 버퍼(103)를 통해 플래시 메모리(200)로부터 출력되는 데이터를 래치한다.
앞서 설명된 바와 같이, 데이터 입력 래치(164b)는 플래시 메모리(200)로부터 출력되는 데이터를 신호 발생기(162a)에서 직접 출력되는 O_REB 신호를 이용하여 래치한다. 도 2에서 알 수 있듯이, O_REB 신호가 버퍼(101), 패드(PD1), 신호 라인, 등으로 구성되는 신호 경로를 통해 플래시 메모리(200)로 전송되는 반면에 데이터 입력 래치(164b)로는 직접 인가된다. 즉, O_REB 신호가 상이한 신호 경로들을 통해 플래시 메모리(200) 및 데이터 입력 래치(164b)로 전송된다. 그러한 신호 경로들에 의해서 생기는 신호 지연은 PVT에 따라 가변적이다. 이는 플래시 메모리(200)에 인가되는 출력 인에이블 신호(REB)의 지연과 데이터 입력 래치(164b)에 인가되는 출력 인에이블 신호(O_REB)의 지연이 PVT 변화에 따라 다름을 의미한다. 그러한 까닭에, 플래시 메모리(200)로부터 출력되는 데이터를 안정적으로 래치하는 것이 어렵다.
본 발명의 목적은 PVT 변화에 관계없이 데이터를 안정적으로 페취할 수 있는 메모리 컨트롤러를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치를 제어하는 장치는 읽기 동작시 클록 신호를 발생하는 신호 발생기와; 상기 클록 신호를 클록 인에이블 신호로서 상기 플래시 메모리 장치로 출력하는 제 1 버퍼와; 상기 출력 인에이블 신호에 동기되어 상기 플래시 메모리 장치로부터 출력되는 데이터를 입력받는 제 2 버퍼와; 상기 제 1 버퍼의 출력을 입력받아 출력하는 제 3 버퍼와; 그리고 상기 제 3 버퍼의 출력에 동기되어 상기 제 2 버퍼의 출력을 래치하는 래치 회로를 포함한다.
이 실시예에 있어서, 상기 신호 발생기는 시스템 클록 신호에 동기되어 상기 클록 신호를 발생한다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치이다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치를 제어하는 메모리 컨트롤러는 중앙 처리 장치와; 데이터 임시 저장하도록 구성된 버퍼 램과; 그리고 상기 중앙 처리 장치의 제어에 따라 상기 플래시 메모리 장치의 읽기 동작을 제어하는 플래시 인터페이스 제어기를 포함하며, 상기 플래시 인터페이스 제어기는 상기 읽기 동작시 클록 신호를 발생하는 신호 발생기와; 상기 클록 신호를 출력 인에이블 신호로서 상기 플래시 메모리 장치로 출력하는 제 1 버퍼와; 상기 출력 인에이블 신호에 동기되어 상기 플래시 메모리 장치로부터 출력되는 데이터를 입력받는 제 2 버퍼와; 상기 제 1 버퍼의 출력을 입력받아 출력하는 제 3 버퍼와; 그리고 상기 제 3 버퍼의 출력에 동기되어 상기 제 2 버퍼의 출력을 래치하는 래치 회로를 포함한다.
이 실시예에 있어서, 상기 신호 발생기는 상기 읽기 동작시 시스템 클록 신호에 동기되어 상기 클록 신호를 발생한다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치이다.
본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러의 데이터 래치 방법은 시스템 클록 신호에 동기되어 클록 신호를 발생하는 단계와; 상기 클록 신호를 출력 인에이블 신호로서 제 1 버퍼를 통해 상기 플래시 메모리 장치로 출력하는 단계와; 그리고 제 2 버퍼를 통해 상기 플래시 메모리 장치로부터 제공되는 데이터를 래치하는 단계를 포함하며, 상기 제 2 버퍼의 출력은 제 3 버퍼를 통해 제공되는 상기 제 1 버퍼의 출력에 동기되어 래치된다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 상기 출력 인에이블 신호에 동기되어 데이터를 출력한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치를 제어하는 메모리 컨트롤러가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 플래시 인터페이스 제어기(300)를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 플래시 인터페이스 제어기(300)는 플래시 제어 블록(320)과 데이터 래치 블록(340)을 포함한다. 플래시 제어 블록(320)은 시스템 클록 신호(SCLK)에 동기되어 동작하며, 각 동작 모드시 정해진 타이밍에 따라 플래시 메모리(200)에 인가될 제어 신호들(예를 들면, CLE, CEB, WEB, REB, ALE 등)을 발생하도록 구성된다. 플래시 제어 블록(320)은 출력 인에이블 신호 발생기(320a)를 포함한다. 출력 인에이블 신호 발생기(320a)는 시스템 클록 신호(SCLK)에 동기된 클록 신호(O_REB)를 발생한다. 그렇게 생성된 클록 신호(O_REB)는 패드(PD10)에 연결된 버퍼(301)를 통해 플래시 메모리(200)로 출력된다. 비록 O_REB 신호를 발생하는 신호 발생기(320a)만이 플래시 제어 블록(320) 내에 도시되어 있지만, 다른 제어 신호들을 발생하는 신호 발생기들 역시 플래시 제어 블록(320)에 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
쓰기 동작 동안, 데이터 래치 블록(340)은 플래시 메모리(200)로 전송될 데이터(O_DOUT)(예를 들면, 도 1의 램(140)으로부터 제공됨)를 입력받고 입력된 데이터를, 패드(PD11)에 연결된, 버퍼(302)를 통해 플래시 메모리(200)로 출력한다. 읽기 동작 동안, 데이터 래치 블록(340)은 패드(PD11)에 연결된 버퍼(303)를 통해 플래시 메모리(200)로부터 전송되는 데이터(DQ)를 래치하고, 래치된 데이터(O_DIN)를 도 1의 램(140)으로 출력할 것이다. 데이터 래치 블록(340)은 데이터 출력 래치(340a)와 데이터 입력 래치(340b)를 포함한다. 도시의 편의상, 도면에는 단지 1-비트 데이터를 출력/입력하는 데이터 래치 구조가 도시되어 있지만, 보다 많은 데이터 비트들을 입력/출력하는 데이터 래치 구조가 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 출력 래치(340a)는 쓰기 동작시 시스템 클록 신호(SCLK)에 동기되어 데이터를 래치/출력하는 반면에 데이터 입력 래치(340b)는 읽기 동작시 버퍼(304)로부터 출력되는 래치 신호(I_REB)에 동기되어 데이터를 래치한다.
도 4에서 알 수 있듯이, 데이터 입력 래치(340b)에 인가되는 래치 신호(I_REB)는 플래시 제어 블록(320)의 신호 발생기(320a)로부터 직접 제공되는 것이 아니라 버퍼들(301, 304) 및 신호 라인들을 경유하여 제공된다. 이는 플래시 메모리(200)에 인가되는 출력 인에이블 신호(REB)의 지연과 데이터 입력 래치(340b)에 인가되는 래치 신호(O_REB)의 지연이 PVT 변화에 따라 유사하게 변화됨을 의미한다. 다시 말해서, 플래시 메모리(200)로부터 출력되는 데이터가 데이터 입력 래치(340b)로 전달되는 전송 경로의 지연과 래치 신호(I_REB)가 데이터 입력 래치(340b)로 전달되는 전송 경로의 지연이 PVT 변화에 따라 유사하게 변화될 것이다. 그러한 까닭에, 플래시 메모리(200)로부터 출력되는 데이터를 안정적으로 래치하는 것이 가능하다.
회로 동작에 있어서, 플래시 메모리(200)로부터 데이터를 읽기 위해서는, 먼저, 플래시 제어 블록(320)은 읽기 명령 및 어드레스를 정해진 타이밍에 따라 플래 시 메모리(200)로 전송한다. 소정 시간 후에, 플래시 제어 블록(320)은 플래시 메모리(200)로부터의 인터럽트 정보(예를 들면, R/BB)에 응답하여 출력 인에이블 신호(REB)로서 클록 신호(O_REB)를 발생한다. 그렇게 생성된 신호(O_REB)는 버퍼(301) 및 패드(PD10)를 통해 플래시 메모리(200)로 출력 인에이블 신호(REB)로서 전송된다. 이와 동시에, 버퍼(301)의 출력은 래치 신호(I_REB)로서 버퍼(304)를 통해 데이터 래치 블록(340)의 데이터 입력 래치(340b)에 인가될 것이다. 플래시 메모리(200)는 출력 인에이블 신호(REB)에 응답하여 데이터(예를 들면, 한 페이지 분량의 데이터)를 정해진 단위(예를 들면, x8, x16, x32 등)로 순차적으로 출력한다. 플래시 인터페이스 제어기(300)의 데이터 래치 블록(340)은, 앞서 언급된 바와 같이, 버퍼(304)로부터 출력되는 래치 신호(I_REB)에 응답하여 버퍼(303)를 통해 플래시 메모리(200)로부터 출력되는 데이터를 래치한다. 래치된 데이터(O_DIN)는 도 1에 도시된 램(140)으로 전송될 것이다.
도 5는 본 발명에 따른 메모리 컨트롤러의 데이터 래치 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러의 데이터 래치 방법은 시스템 클록 신호에 동기되어 출력 인에이블 신호를 발생하는 단계(S100)와; 출력 인에이블 신호를 제 1 버퍼를 통해 플래시 메모리 장치로 출력하는 단계(S120)와; 그리고 제 2 버퍼를 통해 플래시 메모리 장치로부터 제공되는 데이터를 래치하는 단계(S140)를 포함하며, 제 2 버퍼의 출력은 제 3 버퍼를 통해 제공되는 제 1 버퍼의 출력에 동기되어 데이터 입력 래치에 의해서 래치된다. 여기 서, 플래시 메모리 장치는 출력 인에이블 신호에 동기되어 데이터를 출력할 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 데이터 입력 경로와 유사한 지연 요소들로 구성된 신호 경로를 통해 전송되는 래치 신호를 이용하여 플래시 메모리로부터의 데이터를 래치함으로써 PVT 변화에 관계없이 플래시 메모리로부터 출력되는 데이터를 안정적으로 래치하는 것이 가능하다.

Claims (8)

  1. 플래시 메모리 장치를 제어하는 장치에 있어서:
    읽기 동작시 클록 신호를 발생하는 신호 발생기와;
    상기 클록 신호를 클록 인에이블 신호로서 상기 플래시 메모리 장치로 출력하는 제 1 버퍼와;
    상기 출력 인에이블 신호에 동기되어 상기 플래시 메모리 장치로부터 출력되는 데이터를 입력받는 제 2 버퍼와;
    상기 제 1 버퍼의 출력을 입력받아 출력하는 제 3 버퍼와; 그리고
    상기 제 3 버퍼의 출력에 동기되어 상기 제 2 버퍼의 출력을 래치하는 래치 회로를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 신호 발생기는 시스템 클록 신호에 동기되어 상기 클록 신호를 발생하는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 장치.
  4. 플래시 메모리 장치를 제어하는 메모리 컨트롤러에 있어서:
    중앙 처리 장치와;
    데이터 임시 저장하도록 구성된 버퍼 램과; 그리고
    상기 중앙 처리 장치의 제어에 따라 상기 플래시 메모리 장치의 읽기 동작을 제어하는 플래시 인터페이스 제어기를 포함하며,
    상기 플래시 인터페이스 제어기는
    상기 읽기 동작시 클록 신호를 발생하는 신호 발생기와;
    상기 클록 신호를 출력 인에이블 신호로서 상기 플래시 메모리 장치로 출력하는 제 1 버퍼와;
    상기 출력 인에이블 신호에 동기되어 상기 플래시 메모리 장치로부터 출력되는 데이터를 입력받는 제 2 버퍼와;
    상기 제 1 버퍼의 출력을 입력받아 출력하는 제 3 버퍼와; 그리고
    상기 제 3 버퍼의 출력에 동기되어 상기 제 2 버퍼의 출력을 래치하는 래치 회로를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 4 항에 있어서,
    상기 신호 발생기는 상기 읽기 동작시 시스템 클록 신호에 동기되어 상기 클록 신호를 발생하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 4 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 메모리 컨트롤러.
  7. 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러의 데이터 래치 방법에 있어서:
    시스템 클록 신호에 동기되어 클록 신호를 발생하는 단계와;
    상기 클록 신호를 출력 인에이블 신호로서 제 1 버퍼를 통해 상기 플래시 메모리 장치로 출력하는 단계와; 그리고
    제 2 버퍼를 통해 상기 플래시 메모리 장치로부터 제공되는 데이터를 래치하는 단계를 포함하며,
    상기 제 2 버퍼의 출력은 제 3 버퍼를 통해 제공되는 상기 제 1 버퍼의 출력에 동기되어 래치되는 것을 특징으로 하는 메모리 컨트롤러의 데이터 래치 방법.
  8. 제 7 항에 있어서,
    상기 플래시 메모리 장치는 상기 출력 인에이블 신호에 동기되어 데이터를 출력하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 래치 방법.
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