KR20130080730A

KR20130080730A - 반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법

Info

Publication number: KR20130080730A
Application number: KR1020120001714A
Authority: KR
Inventors: 고복림
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-01-05
Filing date: 2012-01-05
Publication date: 2013-07-15
Also published as: JP6068064B2; JP2013140659A; CN103198859B; US8675426B2; US20130176799A1; KR101879394B1; CN103198859A

Abstract

반도체시스템은 클럭인에이블신호, 제1 내지 제3 커맨드어드레스, 칩선택신호와 제1 및 제2 엔트리커맨드와 엑시트커맨드를 인가하고, 출력신호를 수신하는 컨트롤러 및 상기 칩선택신호 및 상기 제1 엔트리커맨드에 응답하여 상기 제1 및 제2 커맨드어드레스를 래치하여 상기 출력신호로 전달하고, 상기 칩선택신호 및 상기 제2 엔트리커맨드에 응답하여 상기 제1 및 제3 커맨드어드레스를 래치하여 상기 출력신호로 전달하며, 상기 클럭인에이블신호 및 상기 엑시트커맨드에 응답하여 상기 제1 내지 제3 커맨드어드레스에 의해 생성된 데이터를 상기 출력신호로 전달하는 반도체장치를 포함한다.

Description

반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법{SEMICONDUCTOR SYSTEM AND COMMAND ADDRESS SETUP/HOLD TIME CONTROL METHOD}

본 발명은 커맨드어드레스의 캘리브레이션 동작을 수행할 수 있는 반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법에 관한 것이다.

일반적으로 반도체장치는 셋업/홀드 타임 스펙에 맞는 커맨드어드레스를 컨트롤러로부터 인가받아야 한다. 최근 컨트롤러의 동작 속도가 빨라짐에 따라 커맨드어드레스의 셋업/홀드 타임 스펙을 맞추기 위한 여러 가지 방법이 연구되고 있다.

컨트롤러가 커맨드어드레스를 반도체장치에 인가하는 과정에서 커맨드어드레스가 어느 정도 지연되는지를 확인하여 컨트롤러가 커맨드어드레스의 셋업/홀드 타임을 조절하는 동작(이하, 캘리브레이션 동작이라함)을 수행한다. 여기서, 반도체장치는 커맨드어드레스를 래치하여 데이터패드를 통해 출력하고, 컨트롤러는 데이터패드를 통해 출력된 커맨드어드레스를 피드백 받는다.

그러나, 커맨드어드레스의 수가 데이터패드의 수보다 더 많은 경우 반도체장치는 커맨드어드레스를 데이터패드로 출력할 수 없다. 따라서, 컨트롤러는 커맨드어드레스를 피드백 받을 수 없으므로 커맨드어드레스의 셋업/홀드 타임을 조절할 수 없다.

본 발명은 커맨드어드레스를 분리하여 래치함으로써 커맨드어드레스의 수가 데이터패드의 수보다 많은 경우에도 커맨드어드레스의 셋업/홀드 타임을 조절할 수 있는 반도체시스템을 제공한다.

이를 위해 본 발명은 클럭인에이블신호, 제1 내지 제3 커맨드어드레스, 칩선택신호와 제1 및 제2 엔트리커맨드와 엑시트커맨드를 인가하고, 출력신호를 수신하는 컨트롤러 및 상기 칩선택신호 및 상기 제1 엔트리커맨드에 응답하여 상기 제1 및 제2 커맨드어드레스를 래치하여 상기 출력신호로 전달하고, 상기 칩선택신호 및 상기 제2 엔트리커맨드에 응답하여 상기 제1 및 제3 커맨드어드레스를 래치하여 상기 출력신호로 전달하며, 상기 클럭인에이블신호 및 상기 엑시트커맨드에 응답하여 상기 제1 내지 제3 커맨드어드레스에 의해 생성된 데이터를 상기 출력신호로 전달하는 반도체장치를 포함하는 반도체시스템을 제공한다.

또한, 본 발명은 클럭인에이블신호, 칩선택신호와 제1 및 제2 엔트리커맨드 및 엑시트커맨드에 응답하여 스트로브신호와 제1 및 제2 캘리브레이션신호와 제어신호를 생성하는 신호생성부와 상기 스트로브신호에 응답하여 제1 커맨드어드레스를 래치하여 제1 래치커맨드어드레스를 생성하는 제1 래치부와 상기 스트로브신호와 제1 및 제2 캘리브레이션신호에 응답하여 제2 또는 제3 커맨드어드레스를 래치하여 선택래치커맨드어드레스를 생성하는 선택래치부와 상기 제1 내지 제3 커맨드어드레스를 입력받고 데이터를 생성하는 리드경로회로 및 상기 제어신호에 응답하여 상기 데이터 또는 상기 제1 래치커맨드어드레스 및 상기 선택래치커맨드어드레스를 출력신호로 전달하는 멀티플렉서를 포함하는 반도체시스템을 제공한다.

또한, 본 발명은 컨트롤러가 제1 내지 제3 커맨드어드레스, 제1 엔트리커맨드, 클럭인에이블신호 및 칩선택신호를 반도체장치에 인가하는 단계와 상기 반도체장치는 클럭인에이블신호가 디스에이블되고 칩선택신호가 인에이블되는 구간에서 제1 및 제2 래치커맨드어드레스를 생성하여 상기 컨트롤러로 전송하는 단계와 상기 컨트롤러가 제1 내지 제3 커맨드어드레스, 제2 엔트리커맨드, 클럭인에이블신호 및 칩선택신호를 상기 반도체장치에 인가하는 단계와 상기 반도체장치는 클럭인에이블신호가 디스에이블되고 칩선택신호가 인에이블되는 구간에서 제1 및 제3 래치커맨드어드레스를 생성하여 상기 컨트롤러로 전송하는 단계 및 상기 컨트롤러가 상기 제1 내지 제3 래치커맨드어드레스의 셋업/홀드 타임을 조절하는 단계를 포함하는 커맨드어드레스의 셋업/홀드 타임 조절방법을 제공한다.

본 발명의 반도체장치는 커맨드어드레스의 수가 데이터패드의 수보다 많은 경우에도 커맨드어드레스의 셋업/홀드 타임을 조절할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 신호생성부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 신호생성부에 포함된 캘리브레이션신호생성부의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 신호생성부에 포함된 스트로브생성부의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 신호생성부에 포함된 제어신호생성부의 구성을 도시한 회로도이다.
도 7은 도 2에 도시된 반도체장치에 포함된 제1 래치부의 구성을 도시한 회로도이다.
도 8은 도 2에 도시된 반도체장치에 포함된 선택래치부의 구성을 도시한 회로도이다.
도 9는 본 발명의 반도체시스템의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.

도 1에 도시된 바와 같이, 본 실시예의 반도체시스템은 컨트롤러(2)와 반도체장치(3)를 포함한다. 컨트롤러(2)가 제1 내지 제3 커맨드어드레스(CA<1:3>), 제1 엔트리커맨드(MRW41), 클럭인에이블신호(CKE) 및 칩선택신호(CSB)를 반도체장치(3)에 인가하면, 반도체장치(3)는 클럭인에이블신호(CKE)가 디스에이블되고 칩선택신호(CSB)가 인에이블되는 구간에서 제1 및 제2 커맨드어드레스(CA<1>,CA<2>)를 래치하여 출력신호(OUT)로 전달한다. 컨트롤러(2)가 제1 내지 제3 커맨드어드레스(CA<1:3>), 제2 엔트리커맨드(MRW48), 클럭인에이블신호(CKE) 및 칩선택신호(CSB)를 반도체장치(3)에 인가하면, 반도체장치(3)는 클럭인에이블신호(CKE)가 디스에이블되고 칩선택신호(CSB)가 인에이블되는 구간에서 제1 및 제3 커맨드어드레스(CA<1>,CA<3>)를 래치하여 출력신호(OUT)로 전달한다. 여기서, 반도체장치(3)는 제1 엔트리커맨드(MRW41) 또는 제2 엔트리커맨드(MRW48)를 인가받고 클럭인에이블신호(CKE)가 로직로우레벨로 디스에이블되는 구간에서 캘리브레이션 동작을 수행한다. 컨트롤러(2)는 출력신호(OUT)를 피드백 받아서 제1 내지 제3 커맨드어드레스(CA<1:3>)의 셋업/홀드 타임을 스펙과 비교하여 제1 내지 제3 커맨드어드레스(CA<1:3>)의 셋업/홀드 타임 조절한다.

컨트롤러(2)가 제1 내지 제3 커맨드어드레스(CA<1:3>), 엑시트커맨드(MRW42) 및 클럭인에이블신호(CKE)를 반도체장치(3)에 인가하면, 반도체장치(3)는 클럭인에이블신호(CKE)가 인에이블되는 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)에 의해 생성된 데이터(DATA)를 출력신호(OUT)로 전달한다. 또한, 반도체장치(3)는 클럭인에이블신호(CKE)가 인에이블되는 시점부터 제1 엔트리커맨드(MRW41)가 인가되는 시점까지의 구간과 클럭인에이블신호(CKE)가 인에이블되는 시점부터 제2 엔트리커맨드(MRW48)가 인가되는 시점까지의 구간에서 데이터(DATA)를 출력신호(OUT)로 전달한다. 여기서, 반도체장치(3)는 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되는 구간에서는 캘리브레이션 동작을 중지한다.

도 2에 도시된 바와 같이, 반도체장치는(3)는 신호생성부(4), 제1 래치부(5), 선택래치부(6), 리드경로회로(7) 및 멀티플렉서(8)를 포함한다.

신호생성부(4)는 제1 엔트리커맨드(MRW41)를 인가받는 시점에서 로직하이레벨로 인에이블되는 제1 캘리브레이션신호(CAL41)를 생성한다. 이때, 신호생성부(4)가 제1 엔트리커맨드(MRW41)를 인가받기 전에 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블었다면, 신호생성부(4)는 제2 캘리브레이션신호(CAL48)를 디스에이블시킨다. 신호생성부(4)는 제1 캘리브레이션신호(CAL41)와 칩선택신호(CSB)가 인에이블되는 구간에서 내부클럭(ICLKP)을 버퍼링하여 스트로브신호(CALSTB)를 생성한다. 신호생성부(4)는 제1 캘리브레이션신호(CAL41)가 인에이블되는 시점부터 클럭인에이블신호(CKE)가 인에이블되는 시점까지 로직하이레벨로 인에이블되는 제어신호(CON)를 생성한다.

또한, 신호생성부(4)는 제2 엔트리커맨드(MRW48)를 인가받는 시점에서 로직하이레벨로 인에이블되는 제2 캘리브레이션신호(CAL48)를 생성한다. 이때, 신호생성부(4)가 제2 엔트리커맨드(MRW48)를 인가받기 전에 제1 캘리브레이션신호(CAL41)가 로직하이레벨로 인에이블었다면, 신호생성부(4)는 제1 캘리브레이션신호(CAL41)를 디스에이블시킨다. 신호생성부(4)는 제2 캘리브레이션신호(CAL48)와 칩선택신호(CSB)가 인에이블되는 구간에서 내부클럭(ICLKP)을 버퍼링하여 스트로브신호(CALSTB)를 생성한다. 신호생성부(4)는 제2 캘리브레이션신호(CAL48)가 인에이블되는 시점부터 클럭인에이블신호(CKE)가 인에이블되는 시점까지 로직하이레벨로 인에이블되는 제어신호(CON)를 생성한다.

또한, 신호생성부(4)는 엑시트커맨드(MRW42)를 인가받는 시점에서 로직로우레벨로 디스에이블되는 제1 캘리브레이션신호(CAL41) 및 제2 캘리브레이션신호(CAL48)를 생성한다. 신호생성부(4)는 제1 캘리브레이션신호(CAL41) 및 제2 캘리브레이션신호(CAL48)가 모두 디스에이블되는 구간에서 로직로우레벨로 디스에이블되는 제어신호(CON)를 생성한다.

제1 래치부(5)는 스트로브신호(CALSTB)에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치커맨드어드레스(LATCA<1>)를 생성한다.

선택래치부(6)는 제1 캘리브레이션신호(CAL41)가 로직하이레벨로 인에이블되는 구간에서 스트로브신호(CALSTB)에 동기하여 제2 커맨드어드레스(CA<2>)를 래치하여 선택래치커맨드어드레스(LATCA<SEL>)를 생성한다. 또한, 선택래치부(6)는 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되는 구간에서 스트로브신호(CALSTB)에 동기하여 제3 커맨드어드레스(CA<3>)를 래치하여 선택래치커맨드어드레스(LATCA<SEL>)를 생성한다.

리드경로회로(7)는 제1 내지 제3 커맨드어드레스(CA<1:3>)를 입력받아서 메모리셀(미도시)에 저장된 데이터(DATA)를 출력한다.

멀티플렉서(8)는 제어신호(CON)가 로직하이레벨인 구간에서 제1 래치커맨드어드레스(LATCA<1>)와 선택래치커맨드어드레스(LATCA<SEL>)를 출력신호(OUT)로 전달하고, 제어신호(CON)가 로직로우레벨인 구간에서 데이터(DATA)를 출력신호(OUT)로 전달한다.

여기서, 제1 엔트리커맨드(MRW41), 제2 엔트리커맨드(MRW48) 및 엑시트커맨드(MRW42)는 컨트롤러(2)에서 제1 내지 제3 커맨드어드레스(CA<1:3>)의 레벨조합에 의해 설정될 수 있고, 반도체장치(3)의 모드레지스터셋에서 설정될 수 있다. 모드레지스터셋이란 반도체장치의 동작 중 특별한 기능을 정의하기 위해 버스트타입, 버스트랭스 또는 카스레이턴시등을 설정하는 것을 말한다.

신호생성부(4)는, 도 3에 도시된 바와 같이, 캘리브레이션신호생성부(41), 스트로브신호생성부(43) 및 제어신호생성부(45)를 포함한다.

캘리브레이션신호생성부(41)는, 도 4에 도시된 바와 같이, 제1 캘리브레이션신호생성부(411), 제2 캘리브레이션신호생성부(413) 및 조합부(415)를 포함한다.

제1 캘리브레이션신호생성부(411)는 다수의 인버터(IV40~IV45) 및 낸드게이트(ND40~ND42)를 포함한다. 이와 같은 구성의 제1 캘리브레이션신호생성부(411)는 제1 엔트리커맨드(MRW41)를 인가받는 시점부터 제2 엔트리커맨드(MRW48) 또는 엑시트커맨드(MRW42)를 인가받는 시점까지 로직하이레벨로 인에이블되는 제1 캘리브레이션신호(CAL41)를 생성한다. 또한, 제1 캘리브레이션신호(CAL41)는 파워업신호(PWRUP)가 로직로우레벨인 구간에서 로직로우레벨로 디스에이블된다. 여기서, 파워업신호(PWRUP)는 외부전압이 기설정된 레벨에 도달하면 로직하이레벨로 천이한다.

제2 캘리브레이션신호생성부(413)는 다수의 인버터(IV46~IV50) 및 낸드게이트(ND43~ND45)를 포함한다. 이와 같은 구성의 제2 캘리브레이션신호생성부(413)는 제2 엔트리커맨드(MRW48)를 인가받는 시점부터 제1 엔트리커맨드(MRW41) 또는 엑시트커맨드(MRW42)를 인가받는 시점까지 로직하이레벨로 인에이블되는 제2 캘리브레이션신호(CAL48)를 생성한다. 또한, 제2 캘리브레이션신호(CAL48)는 파워업신호(PWRUP)가 로직로우레벨인 구간에서 로직로우레벨로 디스에이블된다.

조합부(415)는 낸드게이트(ND46)로 구성되어, 제1 캘리브레이션신호(CAL41) 또는 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되면 로직하이레벨로 인에이블되는 캘리브레이션신호(CAL)를 생성한다.

스트로브신호생성부(43)는, 도 5에 도시된 바와 같이, 구동신호생성부(431), 구동래치부(432), 버퍼부(433) 및 출력부(434)를 포함한다.

구동신호생성부(431)는 프리차지부(4311), 스위칭부(4312) 및 크로스커플드증폭부(4313)를 포함한다.

프리차지부(4311)는 다수의 PMOS 트랜지스터(P43~P45)로 구성되어 내부클럭(ICLKP)가 로직로우레벨인 구간에서 풀업구동신호(PU) 및 풀다운구동신호(PD)를 외부전압(VDD)으로 프리차지한다. 스위칭부(4312)는 NMOS 트랜지스터(N41)로 구성되어 내부클럭(ICLKP)이 로직하이레벨인 구간에서 크로스커플드증폭부(4313)을 활성화시킨다. 크로스커플드증폭부(4313)는 다수의 NMOS 트랜지스터(N42~N45)와 다수의 PMOS 트랜지스터(P41~P42)와 다수의 인버터(IV431,IV432)로 구성된다. 이와 같은 구성의 크로스커플드증폭부(4313)는 내부클럭(ICLKP)이 로직하이레벨이고 칩선택신호(CSB)가 로직로우레벨로 인에이블되는 구간에서 로직하이레벨의 풀다운구동신호(PD)를 생성한다.

구동래치부(432)는 PMOS 트랜지스터(P46), NMOS 트랜지스터(N46) 및 다수의 인버터(IV433, IV434)로 구성되어 로직하이레벨의 풀다운구동신호(PD)에 의해 로직하이레벨로 래치된 드라이브신호(DRV)를 생성한다.

지연버퍼부(433)는 낸드게이트(ND433), 다수의 인버터(IV435~IV437) 및 다수의 커패시터(C1~C3)로 구성되어 캘리브레이션신호(CAL)가 로직하이레벨로 인에이블되는 구간에서 내부클럭(ICLKP)을 버퍼링하여 지연내부클럭(ICLKPD)을 생성한다.

출력부(434)는 낸드게이트(ND434)와 인버터(IV438)로 구성되어 드라이브신호(DRV)가 로직하이레벨로 인에이블되는 구간에서 지연내부클럭(ICLKPD)을 버퍼링하여 스트로브신호(CALSTB)를 생성한다.

이와 같은 구성의 스트로브신호생성부(43)는 캘리브레이션신호(CAL)가 로직하이레벨로 인에이블되고 칩선택신호(CSB)가 로직로우레벨로 인에이블되는구간에서 내부클럭(ICLKP)을 버퍼링하여 스트로브신호(CALSTB)를 생성한다.

제어신호생성부(45)는, 도 6에 도시된 바와 같이, 제1 펄스신호생성부(451), 제2 펄스신호생성부(452) 및 제3 펄스신호생성부(453), RS래치부(454) 및 버퍼(455)를 포함한다.

제1 펄스신호생성부(451)는 다수의 인버터(IV451~IV455)와 다수의 커패시터(C4~C6) 및 낸드게이트(ND451)로 구성된다. 제1 펄스신호생성부(451)는 제1 캘리브레이션신호(CAL41)가 로직하이레벨로 인에이블되는 시점부터 인버터(IV453~IV455) 및 커패시터(C4~C6)에 의해 지연되는 구간만큼 인에이블되는 제1 펄스신호(PLS41)를 생성한다.

제2 펄스신호생성부(452)는 다수의 인버터(IV456~IV460)와 다수의 커패시터(C7~C9) 및 낸드게이트(ND452)로 구성된다. 제2 펄스신호생성부(452)는 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되는 시점부터 인버터(IV458~IV456) 및 커패시터(C7~C9)에 의해 지연되는 구간만큼 인에이블되는 제2 펄스신호(PLS48)를 생성한다.

제3 펄스신호생성부(453)는 다수의 인버터(IV461~IV465)와 다수의 커패시터(C10~C12) 및 낸드게이트(ND453)로 구성된다. 제3 펄스신호생성부(453)는 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되는 시점부터 인버터(IV463~IV465) 및 커패시터(C10~C12)에 의해 지연되는 구간만큼 인에이블되는 제3 펄스신호(PLSCKE)를 생성한다.

RS래치부(454)는 2 개의 낸드게이트(ND454, ND455)로 구성되어 제1 펄스신호(PLS41) 및 제2 펄스신호(PLS48)를 셋(Set) 신호로 입력받고, 제3 펄스신호(PLSCKE)를 리셋(Reset) 신호로 입력받아 래치신호(LAT)를 생성한다. RS래치부(454)는 제1 펄스신호(PLS41) 또는 제2 펄스신호(PLS48)가 생성되는 시점부터 제3 펄스신호(PLSCKE)가 생성되는 시점까지 로직하이레벨로 인에이블되는 래치신호(LAT)를 생성한다. 또한, 래치신호(LAT)는 파워업신호(PWRUP)가 로직로우레벨인 구간에서 로직로우레벨로 디스에이블된다.

버퍼(455)는 2 개의 인버터(IV466, IV467)로 구성되어 래치신호(LAT)를 버퍼링하여 제어신호(CON)를 생성한다.

이와 같은 구성의 제어신호생성부(45)는 제1 캘리브레이션신호(CAL41) 또는 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되는 시점부터 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되는 시점까지 로직하이레벨로 인에이블되는 제어신호(CON)를 생성한다.

제1 래치부(5)는, 도 7에 도시된 바와 같이, 다수의 인버터(IV51~IV54)로 구성되어 스트로브신호(CALSTB)에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치커맨드어드레스(LATCA<1>)를 생성한다.

선택래치부(6)는, 도 8에 도시된 바와 같이, 제2 래치부(61), 제3 래치부(62) 및 선택전달부(63)로 구성된다.

제2 래치부(61)는 다수의 인버터(IV61~IV64)로 구성되어 제1 캘리브레이션신호(CAL41)가 로직하이레벨로 인에이블되는 구간에서 스트로브신호(CALSTB)에 동기하여 제2 커맨드어드레스(CA<2>)를 래치하여 제2 래치커맨드어드레스(LATCA<2>)를 생성한다.

제3 래치부(62)는 다수의 인버터(IV65~IV68)로 구성되어 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되는 구간에서 스트로브신호(CALSTB)에 동기하여 제3 커맨드어드레스(CA<3>)를 래치하여 제3 래치커맨드어드레스(LATCA<3>)를 생성한다.

선택전달부(63)는 3 개의 낸드게이트(ND61~ND63)로 구성되어 제1 캘리브레이션신호(CAL41)가 로직하이레벨로 인에이블되는 구간에서는 제2 래치커맨드어드레스(LATCA<2>)를 선택래치커맨드어드레스(LATCA<SEL>)로 전달하고, 제2 캘리브레이션신호(CAL48)가 로직하이레벨로 인에이블되는 구간에서는 제3 래치커맨드어드레스(LATCA<3>)를 선택래치커맨드어드레스(LATCA<SEL>)로 전달한다.

이상 살펴본 구성을 갖는 반도체시스템에서 수행되는 동작을 도 9를 참조하여 살펴보면 다음과 같다.

우선, T1 시점에서 컨트롤러(2)가 제1 엔트리커맨드(MRW41)를 반도체장치(3)에 인가하면, 제1 캘리브레이션신호(CAL41), 캘리브레이션신호(CAL) 및 제어신호(CON)가 로직하이레벨로 인에이블된다.

이후에 클럭인에이블신호(CKE)가 로직로우레벨로 디스에이블된다. 반도체장치(3)가 캘리브레이션 동작을 수행하려면 클럭인에이블신호(CKE)가 디스에이블되어야 한다.

T2 시점에서 제1 래치부(5)는 스트로브신호(CALSTB)에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치커맨드어드레스(LATCA<1>)를 생성한다. 선택래치부(6)는 스트로브신호(CALSTB)에 동기하여 제2 커맨드어드레스(CA<2>)를 래치하여 제2 래치커맨드어드레스(LATCA<2>,X)를 생성한다. 멀티플렉서(8)는 제어신호(CON)가 로직하이레벨로 인에이블되는 구간에서 제1 래치커맨드어드레스(LATCA<1>) 및 제2 래치커맨드어드레스(LATCA<2>,X)를 출력신호(OUT)로 전달한다. 이후에 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되면 제어신호(CON)는 로직로우레벨로 디스에이블된다. 멀티플렉서(8)는 제어신호(CON)가 로직로우레벨로 디스에이블되는 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 입력받아서 메모리셀(미도시)에 저장된 데이터(DATA)를 출력신호(OUT)로 전달한다.

다음으로, T3 시점에서 컨트롤러(2)가 제2 엔트리커맨드(MRW48)를 반도체장치(3)에 인가하면, 제2 캘리브레이션신호(CAL48), 캘리브레이션신호(CAL) 및 제어신호(CON)가 로직하이레벨로 인에이블된다.

T4 시점에서 제1 래치부(5)는 스트로브신호(CALSTB)에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치커맨드어드레스(LATCA<1>)를 생성한다. 선택래치부(6)는 스트로브신호(CALSTB)에 동기하여 제3 커맨드어드레스(CA<3>)를 래치하여 제3 래치커맨드어드레스(LATCA<3>,Y)를 생성한다. 멀티플렉서(8)는 제어신호(CON)가 로직하이레벨로 인에이블되는 구간에서 제1 래치커맨드어드레스(LATCA<1>) 및 제3 래치커맨드어드레스(LATCA<3>,Y)를 출력신호(OUT)로 전달한다. 컨트롤러(2)는 출력신호(OUT)를 피드백 받아서 제1 내지 제3 커맨드어드레스(CA<1:3>)의 셋업/홀드 타임과 스펙을 비교하여 제1 내지 제3 커맨드어드레스(CA<1:3>)의 셋업/홀드 타임 조절한다. 이후에 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되면 제어신호(CON)는 로직로우레벨로 디스에이블된다. 멀티플렉서(8)는 제어신호(CON)가 로직로우레벨로 디스에이블되는 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 입력받아서 메모리셀(미도시)에 저장된 데이터(DATA)를 출력신호(OUT)로 전달한다.

다음으로, T5 시점에서 컨트롤러(2)가 제1 엔트리커맨드(MRW41)를 반도체장치(3)에 인가하면, 제1 캘리브레이션신호(CAL41), 캘리브레이션신호(CAL) 및 제어신호(CON)가 로직하이레벨로 인에이블된다.

T6 시점에서 제1 래치부(5)는 스트로브신호(CALSTB)에 동기하여 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치커맨드어드레스(LATCA<1>)를 생성한다. 선택래치부(6)는 스트로브신호(CALSTB)에 동기하여 제2 커맨드어드레스(CA<2>)를 래치하여 제2 래치커맨드어드레스(LATCA<2>,X)를 생성한다. 멀티플렉서(8)는 제어신호(CON)가 로직하이레벨로 인에이블되는 구간에서 제1 래치커맨드어드레스(LATCA<1>) 및 제2 래치커맨드어드레스(LATCA<2>,X)를 출력신호(OUT)로 전달한다. 이후에 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되면 제어신호(CON)는 로직로우레벨로 디스에이블된다. 멀티플렉서(8)는 제어신호(CON)가 로직로우레벨로 디스에이블되는 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 입력받아서 메모리셀(미도시)에 저장된 데이터(DATA)를 출력신호(OUT)로 전달한다.

다음으로, T7 시점에서 컨트롤러(2)가 엑시트커맨드(MRW42)를 인가하면 제1 캘리브레이션신호(CAL41) 및 캘리브레이션신호(CAL)는 로직로우레벨로 디스에이블된다. 이후에 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되어 반도체장치(3)는 캘리브레이션 동작을 중지한다. 클럭인에이블신호(CKE)가 로직하이레벨로 인에이블되므로 제어신호(CON)는 로직로우레벨로 디스에이블된다. 멀티플렉서(8)는 제어신호(CON)가 로직로우레벨로 디스에이블되는 구간에서 제1 내지 제3 커맨드어드레스(CA<1:3>)를 입력받아서 메모리셀(미도시)에 저장된 데이터(DATA)를 출력신호(OUT)로 전달한다.

이상 살펴본 바와 같이, 본 실시예의 반도체시스템은 커맨드어드레스의 수가 데이터패드의 수보다 많은 경우에도 커맨드어드레스를 래치하여 셋업/홀드 타임을 조절할 수 있다.

2: 컨트롤러 3: 반도체장치
4: 신호생성부 41: 캘리브레이션신호생성부
43: 스트로브신호생성부 45: 제어신호생성부
5: 제1 래치부 6: 선택래치부
7: 리드경로회로 8: 멀티플렉서

Claims

클럭인에이블신호, 제1 내지 제3 커맨드어드레스, 칩선택신호와 제1 및 제2 엔트리커맨드와 엑시트커맨드를 인가하고, 출력신호를 수신하는 컨트롤러; 및
상기 칩선택신호 및 상기 제1 엔트리커맨드에 응답하여 상기 제1 및 제2 커맨드어드레스를 래치하여 상기 출력신호로 전달하고, 상기 칩선택신호 및 상기 제2 엔트리커맨드에 응답하여 상기 제1 및 제3 커맨드어드레스를 래치하여 상기 출력신호로 전달하며, 상기 클럭인에이블신호 및 상기 엑시트커맨드에 응답하여 상기 제1 내지 제3 커맨드어드레스에 의해 생성된 데이터를 상기 출력신호로 전달하는 반도체장치를 포함하는 반도체시스템.
제 1 항에 있어서, 상기 컨트롤러는 상기 제1 내지 제3 커맨드어드레스를 래치한 상기 출력신호를 수신하여 상기 제1 내지 제3 커맨드어드레스의 셋업/홀드 타임을 조절하는 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서, 상기 반도체장치는 상기 클럭인에이블신호가 디스에이블되는 구간에서 상기 제1 엔트리커맨드에 응답하여 상기 제1 및 제2 커맨드어드레스를 래치하여 상기 출력신호로 전달하고, 상기 제2 엔트리커맨드에 응답하여 상기 제1 및 제3 커맨드어드레스를 래치하여 상기 출력신호로 전달하는 반도체시스템.
제 1 항에 있어서, 상기 반도체장치는
내부클럭, 상기 클럭인에이블신호, 상기 칩선택신호와 상기 제1 및 제2 엔트리커맨드 및 엑시트커맨드에 응답하여 스트로브신호와 제1 및 제2 캘리브레이션신호와 제어신호를 생성하는 신호생성부;
상기 스트로브신호에 응답하여 상기 제1 커맨드어드레스를 래치하여 제1 래치커맨드어드레스를 생성하는 제1 래치부;
상기 스트로브신호와 제1 및 제2 캘리브레이션신호에 응답하여 상기 제2 또는 제3 커맨드어드레스를 래치하여 선택래치커맨드어드레스를 생성하는 선택래치부;
상기 제1 내지 제3 커맨드어드레스를 입력받고 상기 데이터를 생성하는 리드경로회로; 및
상기 제어신호에 응답하여 상기 데이터 또는 상기 제1 래치커맨드어드레스 및 상기 선택래치커맨드어드레스를 상기 출력신호로 전달하는 멀티플렉서를 포함하는 반도체시스템.
제 4 항에 있어서, 상기 신호생성부는
상기 제1 및 제2 엔트리커맨드와 상기 엑시트커맨드에 응답하여 캘리브레이션신호와 제1 및 제2 캘리브레이션신호를 생성하는 캘리브레이션신호생성부;
상기 칩선택신호와 상기 내부클럭 및 상기 캘리브레이션신호에 응답하여 상기 스트로브신호를 생성하는 스트로브신호생성부; 및
상기 제1 및 제2 캘리브레이션신호와 상기 클럭인에이블신호에 응답하여 상기 제어신호를 생성하는 제어신호생성부를 포함하는 반도체시스템.
제 5 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제1 엔트리커맨드에 응답하여 인에이블되고, 상기 제2 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 상기 제1 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 5 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제2 엔트리커맨드에 응답하여 인에이블되고, 상기 제1 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 상기 제2 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 5 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제1 또는 제2 캘리브레이션신호가 인에이블되는 경우에 인에이블되는 상기 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 5 항에 있어서, 상기 캘리브레이션신호생성부는
상기 제1 엔트리커맨드에 응답하여 인에이블되고 제2 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 제1 캘리브레이션신호를 생성하는 제1 캘리브레이션신호생성부; 및
상기 제2 엔트리커맨드에 응답하여 인에이블되고 제1 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 제2 캘리브레이션신호를 생성하는 제2 캘리브레이션신호생성부를 포함하는 반도체시스템.
제 5 항에 있어서, 상기 스트로브신호생성부는 상기 캘리브레이션신호 및 상기 칩선택신호가 인에이블되는 구간에서 상기 내부클럭을 버퍼링하여 상기 스트로브신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 5 항에 있어서, 상기 스트로브신호생성부는
상기 칩선택신호 및 내부클럭에 응답하여 풀업구동신호 및 풀다운구동신호를 생성하는 구동신호생성부;
상기 풀업구동신호 및 풀다운구동신호에 응답하여 드라이브신호를 생성하는 구동래치부;
상기 캘리브레이션신호가 인에이블되는 구간에서 내부클럭을 버퍼링하여 지연내부클럭을 생성하는 지연버퍼부; 및
상기 드라이브신호 및 상기 지연내부클럭을 입력받아 상기 스트로브신호를 생성하는 출력부를 포함하는 반도체시스템.
제 11 항에 있어서, 상기 구동신호생성부는
상기 내부클럭에 응답하여 턴온되는 스위칭부;
상기 내부클럭에 응답하여 상기 풀업구동신호 및 풀다운구동신호를 프리차지하는 프리차지부; 및
상기 칩선택신호에 응답하여 상기 풀업구동신호 및 풀다운구동신호를 생성하는 크로스커플드증폭부를 포함하는 반도체시스템.
제 5 항에 있어서, 상기 제어신호생성부는 상기 제1 또는 제2 엔트리커맨드에 응답하여 인에이블되고 클럭인에이블신호에 응답하여 디스에이블되는 제어신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 5 항에 있어서 상기 제어신호생성부는
상기 제1 캘리브레이션신호에 응답하여 제1 펄스신호를 생성하는 제1 펄스신호생성부;
상기 제2 캘리브레이션신호에 응답하여 제2 펄스신호를 생성하는 제2 펄스신호생성부;
상기 클럭인에이블신호에 응답하여 제3 펄스신호를 생성하는 제3 펄스신호생성부;
상기 제1 및 제2 펄스신호를 셋(Set) 신호로 입력받고, 상기 제3 펄스신호를 리셋(Reset) 신호로 입력받아 상기 제어신호를 생성하는 RS래치부를 포함하는 반도체시스템.
제 4 항에 있어서, 상기 선택래치부는 상기 제1 캘리브레이션신호가 인에이블되는 구간에서 상기 스트로브신호에 응답하여 상기 제2 커맨드어드레스를 래치하여 상기 선택래치커맨드어드레스로 전달하고, 상기 제2 캘리브레이션신호가 인에이블되는 구간에서 상기 스트로브신호에 응답하여 상기 제3 커맨드어드레스를 래치하여 상기 선택래치커맨드어드레스로 전달하는 반도체시스템.
제 4 항에 있어서, 상기 선택래치부는
상기 스트로브신호에 응답하여 상기 제2 커맨드어드레스를 래치하여 제2 래치커맨드어드레스를 생성하는 제2 래치부;
상기 스트로브신호에 응답하여 상기 제3 커맨드어드레스를 래치하여 제3 래치커맨드어드레스를 생성하는 제3 래치부; 및
상기 제1 및 제2 캘리브레이션신호에 응답하여 상기 제2 또는 제3 커맨드어드레스를 선택적으로 상기 선택래치커맨드어드레스로 전달하는 선택전달부를 포함하는 반도체시스템.
내부클럭, 클럭인에이블신호, 칩선택신호와 제1 및 제2 엔트리커맨드 및 엑시트커맨드에 응답하여 스트로브신호와 제1 및 제2 캘리브레이션신호와 제어신호를 생성하는 신호생성부;
상기 스트로브신호에 응답하여 제1 커맨드어드레스를 래치하여 제1 래치커맨드어드레스를 생성하는 제1 래치부;
상기 스트로브신호와 제1 및 제2 캘리브레이션신호에 응답하여 제2 또는 제3 커맨드어드레스를 래치하여 선택래치커맨드어드레스를 생성하는 선택래치부;
상기 제1 내지 제3 커맨드어드레스를 입력받고 데이터를 생성하는 리드경로회로; 및
상기 제어신호에 응답하여 상기 데이터 또는 상기 제1 래치커맨드어드레스 및 상기 선택래치커맨드어드레스를 출력신호로 전달하는 멀티플렉서를 포함하는 반도체시스템.
제 17 항에 있어서, 제1 및 제2 엔트리커맨드와 엑시트커맨드는 모드레지스터셋에 의해 설정되고, 상기 출력신호를 수신하여 상기 제1 내지 제3 커맨드어드레스의 셋업/홀드 타임을 조절하는 컨트롤러를 더 포함하는 반도체시스템.
제 18 항에 있어서, 상기 신호생성부는
상기 제1 및 제2 엔트리커맨드와 상기 엑시트커맨드에 응답하여 캘리브레이션신호와 제1 및 제2 캘리브레이션신호를 생성하는 캘리브레이션신호생성부;
상기 칩선택신호와 상기 내부클럭 및 상기 캘리브레이션신호에 응답하여 상기 스트로브신호를 생성하는 스트로브신호생성부; 및
상기 제1 및 제2 캘리브레이션신호와 상기 클럭인에이블신호에 응답하여 상기 제어신호를 생성하는 제어신호생성부를 포함하는 반도체시스템.
제 19 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제1 엔트리커맨드에 응답하여 인에이블되고, 상기 제2 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 상기 제1 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 19 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제2 엔트리커맨드에 응답하여 인에이블되고, 상기 제1 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 상기 제2 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 19 항에 있어서, 상기 캘리브레이션신호생성부는 상기 제1 또는 제2 캘리브레이션신호가 인에이블되는 경우에 인에이블되는 상기 캘리브레이션신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 19 항에 있어서, 상기 캘리브레이션신호생성부는
상기 제1 엔트리커맨드에 응답하여 인에이블되고 제2 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 제1 캘리브레이션신호를 생성하는 제1 캘리브레이션신호생성부; 및
상기 제2 엔트리커맨드에 응답하여 인에이블되고 제1 엔트리커맨드 또는 엑시트커맨드에 응답하여 디스에이블되는 제2 캘리브레이션신호를 생성하는 제2 캘리브레이션신호생성부를 포함하는 반도체시스템.
제 19 항에 있어서, 상기 스트로브신호생성부는 상기 캘리브레이션신호 및 상기 칩선택신호가 인에이블되는 구간에서 상기 내부클럭을 버퍼링하여 상기 스트로브신호를 생성하는 반도체시스템.
제 19 항에 있어서, 상기 스트로브신호생성부는
상기 칩선택신호 및 내부클럭에 응답하여 풀업구동신호 및 풀다운구동신호를 생성하는 구동신호생성부;
상기 풀업구동신호 및 풀다운구동신호에 응답하여 드라이브신호를 생성하는 구동래치부;
상기 캘리브레이션신호가 인에이블되는 구간에서 내부클럭을 버퍼링하여 지연내부클럭을 생성하는 지연버퍼부; 및
상기 드라이브신호 및 상기 지연내부클럭을 입력받아 상기 스트로브신호를 출력하는 출력부를 포함하는 반도체시스템.
제 25 항에 있어서, 상기 구동신호생성부는
상기 내부클럭에 응답하여 턴온되는 스위칭부;
상기 내부클럭에 응답하여 상기 풀업구동신호 및 풀다운구동신호를 프리차지하는 프리차지부; 및
상기 칩선택신호에 응답하여 상기 풀업구동신호 및 풀다운구동신호를 생성하는 크로스커플드증폭부를 포함하는 반도체시스템.
제 19 항에 있어서, 상기 제어신호생성부는 상기 제1 또는 제2 엔트리커맨드에 응답하여 인에이블되고 클럭인에이블신호에 응답하여 디스에이블되는 제어신호를 생성하는 것을 특징으로 하는 반도체시스템.
제 19 항에 있어서 상기 제어신호생성부는
상기 제1 캘리브레이션신호에 응답하여 제1 펄스신호를 생성하는 제1 펄스신호생성부;
상기 제2 캘리브레이션신호에 응답하여 제2 펄스신호를 생성하는 제2 펄스신호생성부;
상기 클럭인에이블신호에 응답하여 제3 펄스신호를 생성하는 제3 펄스신호생성부;
상기 제1 및 제2 펄스신호를 셋(Set) 신호로 입력받고, 상기 제3 펄스신호를 리셋(Reset) 신호로 입력받아 상기 제어신호를 생성하는 제3 RS래치부를 포함하는 반도체시스템.
제 17 항에 있어서, 상기 선택래치부는 상기 제1 캘리브레이션신호가 인에이블되는 구간에서 상기 스트로브신호에 응답하여 상기 제2 커맨드어드레스를 래치하여 상기 선택래치커맨드어드레스로 전달하고, 상기 제2 캘리브레이션신호가 인에이블되는 구간에서 상기 스트로브신호에 응답하여 상기 제3 커맨드어드레스를 래치하여 상기 선택래치커맨드어드레스로 전달하는 반도체시스템.
제 17 항에 있어서, 상기 선택래치부는
상기 스트로브신호에 응답하여 상기 제2 커맨드어드레스를 래치하여 제2 래치커맨드어드레스를 생성하는 제2 래치부;
상기 스트로브신호에 응답하여 상기 제3 커맨드어드레스를 래치하여 제3 래치커맨드어드레스를 생성하는 제3 래치부; 및
상기 제1 및 제2 캘리브레이션신호에 응답하여 상기 제2 또는 제3 커맨드어드레스를 선택적으로 상기 선택래치커맨드어드레스로 전달하는 선택전달부를 포함하는 반도체시스템.
컨트롤러가 제1 내지 제3 커맨드어드레스, 제1 엔트리커맨드, 클럭인에이블신호 및 칩선택신호를 반도체장치에 인가하는 단계;
상기 반도체장치는 클럭인에이블신호가 디스에이블되고 칩선택신호가 인에이블되는 구간에서 상기 제1 및 제2 커맨드어드레스를 래치한 제1 및 제2 래치커맨드어드레스를 생성하여 상기 컨트롤러로 전송하는 단계;
상기 컨트롤러가 상기 제1 내지 제3 커맨드어드레스, 제2 엔트리커맨드, 상기 클럭인에이블신호 및 상기 칩선택신호를 상기 반도체장치에 인가하는 단계;
상기 반도체장치는 상기 클럭인에이블신호가 디스에이블되고 상기 칩선택신호가 인에이블되는 구간에서 상기 제1 및 제3 커맨드어드레스르 래치한 제1 및 제3 래치커맨드어드레스를 생성하여 상기 컨트롤러로 전송하는 단계; 및
상기 컨트롤러가 상기 제1 내지 제3 래치커맨드어드레스의 셋업/홀드 타임을 조절하는 단계를 포함하는 커맨드어드레스의 셋업/홀드 타임 조절방법.
제 32 항에 있어서, 상기 컨트롤러가 상기 제1 내지 제3 래치커맨드어드레스의 셋업/홀드 타임을 조절하는 단계는
상기 컨트롤러가 상기 제1 내지 제3 커맨드어드레스, 엑시트커맨드 및 상기 클럭인에이블신호를 상기 반도체장치에 인가하는 단계; 및
상기 반도체장치는 상기 클럭인에이블신호가 인에이블되는 구간에서 상기 제1 내지 제3 커맨드어드레스에 의해 생성된 데이터를 상기 컨트롤러로 전송하는 단계를 더 포함하는 커맨드어드레스의 셋업/홀드 타임 조절방법.