KR20190085648A - 반도체 장치와 그를 포함하는 반도체 시스템 - Google Patents

반도체 장치와 그를 포함하는 반도체 시스템 Download PDF

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Abstract

본 발명은 제1 커맨드 신호에 기초하여 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로; 상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하기 위한 홀딩 회로; 제2 커맨드 신호에 기초하여 동작 모드 신호를 생성하기 위한 동작 제어 회로; 상기 동작 모드 신호와 상기 홀딩된 옵션 설정 정보 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및 상기 설정 제어 신호와 상기 동작 모드 신호에 기초하여 예정된 설정 조건하에서 예정된 동작을 수행하기 위한 내부 회로를 포함할 수 있다.

Description

반도체 장치와 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것이다.
반도체 시스템은 제어를 주관하는 장치(이하 "제어 장치"라 칭함)와 제어에 종속되는 장치(이하 "반도체 장치"라 칭함)를 포함한다. 상기 제어 장치를 상기 반도체 장치를 제어하기 위한 커맨드 신호를 생성하고, 상기 반도체 장치는 상기 커맨드 신호에 기초하여 예정된 동작을 수행한다. 이때, 상기 커맨드 신호의 생성 횟수는 상기 커맨드 신호의 처리량에 따른 처리 속도 퍼포먼스와 파워 오버헤드(power overhead)와 관련이 있다. 따라서, 상기 커맨드 신호의 생성 횟수를 최소화할 필요가 있다.
본 발명의 실시예는 용도에 따라 분류된 커맨드 신호를 최적으로 이용하는 반도체 장치 및 그를 포함하는 반도체 시스템을 제공한다.
본 발명의 일 측면에 따르면, 제1 커맨드 신호에 기초하여 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로; 상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하기 위한 홀딩 회로; 제2 커맨드 신호에 기초하여 동작 모드 신호를 생성하기 위한 동작 제어 회로; 상기 동작 모드 신호와 상기 홀딩된 옵션 설정 정보 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및 상기 설정 제어 신호와 상기 동작 모드 신호에 기초하여 예정된 설정 조건하에서 예정된 동작을 수행하기 위한 내부 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 홀딩 구간 동안, 제1 커맨드 신호에 기초하여 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로; 상기 홀딩 구간 동안 상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하고, 상기 홀딩 구간에 후속하는 동작 구간 동안 상기 홀딩된 옵션 설정 정보 신호를 유지하기 위한 홀딩 회로; 상기 동작 구간 동안, 제2 커맨드 신호에 기초하여 동작 모드 신호와 어드레스 신호를 생성하기 위한 동작 제어 회로; 상기 동작 구간 동안, 상기 홀딩된 옵션 설정 정보 신호와 상기 동작 모드 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및 상기 설정 제어 신호와 상기 동작 모드 신호와 상기 어드레스 신호에 기초하여 예정된 설정 조건하에서 라이트 동작 또는 리드 동작을 수행하기 위한 메모리 영역을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 제1 홀딩 구간 동안 제1 옵션 설정 정보에 대응하는 제1 커맨드 신호를 생성하고, 제1 동작 구간 동안 제1 동작 모드에 대응하는 제2 커맨드 신호를 생성하기 위한 제어 장치; 및 상기 제1 커맨드 신호를 홀드(hold)하고, 상기 제2 커맨드 신호와 상기 홀드된 제1 커맨드 신호에 기초하여 상기 제1 옵션 설정 정보 및 상기 제1 동작 모드에 따른 동작을 수행하는 반도체 장치를 포함할 수 있다.
본 발명의 실시예는 용도에 따라 분류된 커맨드 신호를 필요할 때 적절하게 생성 및 이용함으로써 커맨드 신호의 처리량에 따른 처리 속도 퍼포먼스를 향상시킬 수 있고 파워 오버헤드(power overhead)를 줄일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 클럭 입력 회로의 블록 구성도이다.
도 4는 도 2에 도시된 선택 커맨드 입력 회로의 블록 구성도이다.
도 5는 도 2에 도시된 제1 제어 커맨드 입력 회로의 블록 구성도이다.
도 6은 도 2에 도시된 제3 제어 커맨드 입력 회로의 블록 구성도이다.
도 7은 도 2에 도시된 홀딩 제어 회로의 블록 구성도이다.
도 8은 도 2에 도시된 홀딩 회로의 블록 구성도이다.
도 9는 도 2에 도시된 리드 제어 회로의 블록 구성도이다.
도 10은 도 2에 도시된 라이트 제어 회로의 블록 구성도이다.
도 11은 도 1에 도시된 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제2 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 13은 도 12에 도시된 반도체 장치의 블록 구성도이다.
도 14는 도 13에 도시된 홀딩 제어 회로의 블록 구성도이다.
도 15는 도 13에 도시된 홀딩 회로의 블록 구성도이다.
도 16은 도 12에 도시된 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 실시예에 따른 반도체 시스템의 적용 예의 블록 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 제1 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 1을 참조하면, 상기 반도체 시스템은 제어 장치(100), 및 반도체 장치(200)를 포함할 수 있다.
제어 장치(100)는 홀딩 구간 동안 옵션 설정 정보에 대응하는 옵션 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성할 수 있고, 홀딩 구간에 후속하는 동작 구간 동안 동작 모드에 대응하는 동작 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성할 수 있다.
여기서, 상기 동작 구간은 라이트(write) 동작 구간, 리드(read) 동작 구간 등을 포함할 수 있고, 상기 동작 모드는 라이트 모드, 리드 모드 등을 포함할 수 있다. 커맨드 신호들(CS, CA<0:6>)은 선택 커맨드 신호(CS), 및 제1 내지 제7 제어 커맨드 신호(CA<0:6>)를 포함할 수 있다. 상기 옵션 설정 정보는 아래에서 자세하게 설명한다.
특히, 제어 장치(100)는 상기 옵션 커맨드 신호들을 1회 생성한 다음 상기 동작 커맨드 신호들을 적어도 1회 생성할 수 있다. 즉, 제어 장치(100)는 상기 동작 커맨드 신호들의 생성 횟수에 상관없이 업데이트가 필요한 경우에만 상기 옵션 커맨드 신호들을 생성할 수 있다.
예컨대, 제어 장치(100)는 제1 홀딩 구간 동안 제1 옵션 설정 정보에 대응하는 제1 옵션 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성한 다음, 제1 동작 구간 동안 제1 동작 모드에 대응하는 제1 동작 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성한 다음, 제2 동작 구간 동안 제2 동작 모드에 대응하는 제2 동작 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성한 다음, 제2 홀딩 구간 동안 제2 옵션 설정 정보에 대응하는 제2 옵션 커맨드 신호들을 커맨드 신호들(CS, CA<0:6>)로서 생성할 수 있다.
여기서, 상기 제1 옵션 설정 정보와 상기 제2 옵션 설정 정보는 다를 수 있다. 상기 제1 동작 모드와 상기 제2 동작 모드는 같거나 또는 다를 수 있다.
제어 장치(100)는 커맨드 신호들(CS, CA<0:6>)과 차동 클럭 신호(CLK, CLKB)를 반도체 장치(200)에게 출력할 수 있다.
반도체 장치(200)는 커맨드 신호들(CS, CA<0:6>)과 차동 클럭 신호(CLK, CLKB)에 기초하여 상기 옵션 설정 정보 및 상기 동작 모드에 따른 예정된 동작을 수행할 수 있다.
예컨대, 반도체 장치(200)는 상기 제1 옵션 커맨드 신호들이 입력되면 상기 제1 옵션 커맨드 신호들을 홀드(hold)하고, 상기 제1 동작 커맨드 신호들이 입력되면 상기 제1 동작 커맨드 신호들과 상기 홀드된 제1 옵션 커맨드 신호들에 기초하여 예정된 제1 동작을 수행할 수 있다. 그리고, 반도체 장치(200)는 상기 제1 옵션 커맨드 신호들을 홀드(hold)한 상태에서 상기 제2 동작 커맨드 신호들이 입력되면 상기 제2 동작 커맨드 신호들과 상기 홀드된 제1 옵션 커맨드 신호들에 기초하여 예정된 제2 동작을 수행할 수 있다. 그리고, 반도체 장치(200)는 상기 제1 옵션 커맨드 신호들을 홀드(hold)한 상태에서 상기 제2 옵션 커맨드 신호가 입력되면 상기 제1 옵션 커맨드 신호를 대신하여 상기 제2 옵션 커맨드 신호를 홀드(hold)할 수 있다. 즉, 반도체 장치(200)는 상기 제1 옵션 설정 정보에서 상기 제2 옵션 설정 정보로 업데이트할 수 있다.
도 2에는 도 1에 도시된 반도체 장치(200)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 반도체 장치(200)는 클럭 입력회로(210A), 선택 커맨드 입력회로(210B), 제1 내지 제7 제어 커맨드 입력회로(210C ~ 210I), 홀딩 제어회로(220), 홀딩회로(230), 리드 제어회로(240), 라이트 제어회로(250), 설정 제어회로(260), 및 메모리회로(270)를 포함할 수 있다.
클럭 입력회로(210A)는 차동 클럭신호(CLK, CLKB)에 기초하여 제1 내지 제3 제어 클럭신호(IMCLKR, IMCLKF, CMDCLKF)를 생성할 수 있다. 예컨대, 클럭 입력회로(210A)는 차동 클럭신호(CLK, CLKB) 중 제1 클럭신호(CLK)의 상승 엣지(rising edge)에 동기된 제1 제어 클럭신호(IMCLKR)를 생성할 수 있고, 제1 클럭신호(CLK)의 하강 엣지(falling edge)에 동기된 제2 제어 클럭신호(IMCLKF)를 생성할 수 있고, 제2 제어 클럭신호(IMCLKF)보다 예정된 지연시간만큼 지연된 제3 제어 클럭신호(CMDCLKF)를 생성할 수 있다.
선택 커맨드 입력회로(210B)는 선택 커맨드 신호(CS)와 제1 제어 클럭신호(IMCLKR)에 기초하여 선택 코드신호(ICSRR)를 생성할 수 있다. 예컨대, 선택 커맨드 입력회로(210B)는 선택 커맨드 신호(CS)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 선택 코드신호(ICSRR)로서 출력할 수 있다.
제1 제어 커맨드 입력회로(210C)는 제1 제어 커맨드 신호(CA<0>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제1-1 제어 코드신호(ICARR<0>)와 제1-2 제어 코드신호(ICARRB<0>)와 제1-3 제어 코드신호(ICAFF<0>)를 생성할 수 있다. 예컨대, 제1 제어 커맨드 입력회로(210C)는 제1 제어 커맨드 신호(CA<0>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제1-1 제어 코드신호(ICARR<0>)로서 출력할 수 있고, 제1-1 제어 코드신호(ICARR<0>)를 반전하여 제1-2 제어 코드신호(ICARRB<0>)로서 출력할 수 있고, 제1 제어 커맨드 신호(CA<0>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제1-3 제어 코드신호(ICAFF<0>)로서 출력할 수 있다.
제2 제어 커맨드 입력회로(210D)는 제2 제어 커맨드 신호(CA<1>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제2-1 제어 코드신호(ICARR<1>)와 제2-2 제어 코드신호(ICARRB<1>)와 제2-3 제어 코드신호(ICAFF<1>)를 생성할 수 있다. 예컨대, 제2 제어 커맨드 입력회로(210D)는 제2 제어 커맨드 신호(CA<1>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제2-1 제어 코드신호(ICARR<1>)로서 출력할 수 있고, 제2-1 제어 코드신호(ICARR<1>)를 반전하여 제2-2 제어 코드신호(ICARRB<1>)로서 출력할 수 있고, 제2 제어 커맨드 신호(CA<1>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제2-3 제어 코드신호(ICAFF<1>)로서 출력할 수 있다.
제3 제어 커맨드 입력회로(210E)는 제3 제어 커맨드 신호(CA<2>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제3-1 제어 코드신호(ICARR<2>)와 제3-2 제어 코드신호(ICARRB<2>)와 제3-3 제어 코드신호(ICAFF<2>)와 제3-4 제어 코드신호(ICARF<2>)를 생성할 수 있다. 예컨대, 제3 제어 커맨드 입력회로(210E)는 제3 제어 커맨드 신호(CA<2>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제3-1 제어 코드신호(ICARR<2>)로서 출력할 수 있고, 제3-1 제어 코드신호(ICARR<2>)를 반전하여 제3-2 제어 코드신호(ICARRB<2>)로서 출력할 수 있고, 제3 제어 커맨드 신호(CA<2>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제3-3 제어 코드신호(ICAFF<2>)로서 출력할 수 있고, 제3-1 제어 코드신호(ICARR<2>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제3-4 제어 코드신호(ICARF<2>)로서 출력할 수 있다.
제4 제어 커맨드 입력회로(210F)는 제4 제어 커맨드 신호(CA<3>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제4-1 제어 코드신호(ICARR<3>)와 제4-2 제어 코드신호(ICARRB<3>)와 제4-3 제어 코드신호(ICAFF<3>)와 제4-4 제어 코드신호(ICARF<3>)를 생성할 수 있다. 예컨대, 제4 제어 커맨드 입력회로(210F)는 제4 제어 커맨드 신호(CA<3>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제4-1 제어 코드신호(ICARR<3>)로서 출력할 수 있고, 제4-1 제어 코드신호(ICARR<3>)를 반전하여 제4-2 제어 코드신호(ICARRB<3>)로서 출력할 수 있고, 제4 제어 커맨드 신호(CA<3>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제4-3 제어 코드신호(ICAFF<3>)로서 출력할 수 있고, 제4-1 제어 코드신호(ICARR<3>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제4-4 제어 코드신호(ICARF<3>)로서 출력할 수 있다.
제5 제어 커맨드 입력회로(210G)는 제5 제어 커맨드 신호(CA<4>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제5-1 제어 코드신호(ICARR<4>)와 제5-2 제어 코드신호(ICARRB<4>)와 제5-3 제어 코드신호(ICAFF<4>)와 제5-4 제어 코드신호(ICARF<4>)를 생성할 수 있다. 예컨대, 제5 제어 커맨드 입력회로(210G)는 제5 제어 커맨드 신호(CA<4>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제5-1 제어 코드신호(ICARR<4>)로서 출력할 수 있고, 제5-1 제어 코드신호(ICARR<4>)를 반전하여 제5-2 제어 코드신호(ICARRB<4>)로서 출력할 수 있고, 제5 제어 커맨드 신호(CA<4>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제5-3 제어 코드신호(ICAFF<4>)로서 출력할 수 있고, 제5-1 제어 코드신호(ICARR<4>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제5-4 제어 코드신호(ICARF<4>)로서 출력할 수 있다.
제6 제어 커맨드 입력회로(210H)는 제6 제어 커맨드 신호(CA<5>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제6-1 제어 코드신호(ICARR<5>)와 제6-2 제어 코드신호(ICARRB<5>)와 제6-3 제어 코드신호(ICAFF<5>)와 제6-4 제어 코드신호(ICARF<5>)를 생성할 수 있다. 예컨대, 제6 제어 커맨드 입력회로(210H)는 제6 제어 커맨드 신호(CA<5>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제6-1 제어 코드신호(ICARR<5>)로서 출력할 수 있고, 제6-1 제어 코드신호(ICARR<5>)를 반전하여 제6-2 제어 코드신호(ICARRB<5>)로서 출력할 수 있고, 제6 제어 커맨드 신호(CA<5>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제6-3 제어 코드신호(ICAFF<5>)로서 출력할 수 있고, 제6-1 제어 코드신호(ICARR<5>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제6-4 제어 코드신호(ICARF<5>)로서 출력할 수 있다.
제7 제어 커맨드 입력회로(210I)는 제7 제어 커맨드 신호(CA<6>)와 제1 및 제2 제어 클럭신호(IMCLKR, IMCLKF)에 기초하여 제7-1 제어 코드신호(ICARR<6>)와 제7-2 제어 코드신호(ICARRB<6>)와 제7-3 제어 코드신호(ICAFF<6>)와 제7-4 제어 코드신호(ICARF<6>)를 생성할 수 있다. 예컨대, 제7 제어 커맨드 입력회로(210I)는 제7 제어 커맨드 신호(CA<6>)를 제1 제어 클럭신호(IMCLKR)에 동기시켜 제7-1 제어 코드신호(ICARR<6>)로서 출력할 수 있고, 제7-1 제어 코드신호(ICARR<6>)를 반전하여 제7-2 제어 코드신호(ICARRB<6>)로서 출력할 수 있고, 제7 제어 커맨드 신호(CA<6>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제7-3 제어 코드신호(ICAFF<6>)로서 출력할 수 있고, 제7-1 제어 코드신호(ICARR<6>)를 제2 제어 클럭신호(IMCLKF)에 동기시켜 제7-4 제어 코드신호(ICARF<6>)로서 출력할 수 있다.
홀딩 제어 회로(220)는 선택 코드신호(ICSRR)와 제1-1 내지 제3-1 제어 코드신호(ICARR<0:2>)와 제1-2 내지 제3-2 제어 코드신호(ICARRB<0:2>)와 제1-3 내지 제7-3 제어 코드신호(ICAFF<0:6>)와 제4-4 내지 제7-4 제어 코드신호(ICARF<3:6>)를 입력받고 홀딩 제어 신호(CAS_R1)와 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다. 즉, 홀딩 제어 회로(220)는 상기 홀딩 구간 동안 선택 커맨드 신호(CS)와 제1 내지 제7 제어 커맨드 신호(CA<0:6>)에 기초하여 홀딩 제어 신호(CAS_R1)와 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다. 예컨대, 홀딩 제어 회로(220)는 클럭 신호(CLK)의 상승 엣지에 동기된 홀딩 제어 신호(CAS_R1)를 생성할 수 있고, 클럭 신호(CLK)의 하강 엣지에 동기된 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다.
여기서, 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)는 버스트 순서(burst sequence)와 관련된 정보 신호(B3), 온 다이 터미네이션(on die termination)과 관련된 정보 신호들(NT0, NT1)을 포함할 수 있다.
홀딩 회로(230)는 홀딩 제어 신호(CAS_R1)와 파워업 신호(PWRUP)와 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)에 기초하여 복수의 홀딩된 옵션 설정 정보 신호(C_B3, …, C_NT0, C_NT1)를 생성할 수 있다. 예컨대, 홀딩 회로(230)는 상기 홀딩 구간 동안 복수의 홀딩된 모드 설정 신호(C_B3, …, C_NT0, C_NT1)를 생성할 수 있고, 상기 동작 구간 동안 복수의 홀딩된 모드 설정 신호(C_B3, …, C_NT0, C_NT1)를 유지할 수 있다.
리드 제어 회로(240)는 제3 제어 클럭신호(CMDCLKF)와 선택 코드신호(ICSRR)와 제1-1 및 제2-1 제어 코드신호(ICARR<0:1>)와 제1-2 및 제2-2 제어 코드신호(ICARRB<0:1>)와 제1-3 내지 제7-3 제어 코드신호(ICAFF<0:6>)와 제3-4 내지 제7-4 제어 코드신호(ICARF<2:6>)를 입력받고 리드 모드 신호(RD)와 리드 어드레스 신호(RD_ADDR)를 생성할 수 있다. 즉, 리드 제어 회로(240)는 상기 동작 구간 동안 선택 커맨드 신호(CS)와 제1 내지 제7 제어 커맨드 신호(CA<0:6>)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 리드 모드 신호(RD)와 리드 어드레스 신호(RD_ADDR)를 생성할 수 있다. 예컨대, 리드 제어 회로(240)는 클럭 신호(CLK)의 상승 엣지에 동기된 리드 모드 신호(RD)를 생성할 수 있고, 클럭 신호(CLK)의 하강 엣지에 동기된 리드 어드레스 신호(RD_ADDR)를 생성할 수 있다.
라이트 제어 회로(250)는 제3 제어 클럭신호(CMDCLKF)와 선택 코드신호(ICSRR)와 제1-1 내지 제3-1 제어 코드신호(ICARR<0:2>)와 제1-2 내지 제3-2 제어 코드신호(ICARRB<0:2>)와 제1-3 내지 제7-3 제어 코드신호(ICAFF<0:6>)와 제4-4 내지 제7-4 제어 코드신호(ICARF<3:6>)를 입력받고, 라이트 모드 신호(WR)와 라이트 어드레스 신호(WR_ADDR)를 생성할 수 있다. 즉, 라이트 제어 회로(250)는 상기 동작 구간 동안 선택 커맨드 신호(CS)와 제1 내지 제7 제어 커맨드 신호(CA<0:6>)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 라이트 모드 신호(WR)와 라이트 어드레스 신호(WR_ADDR)를 생성할 수 있다. 예컨대, 라이트 제어 회로(250)는 클럭 신호(CLK)의 상승 엣지에 동기된 라이트 모드 신호(WR)를 생성할 수 있고, 클럭 신호(CLK)의 하강 엣지에 동기된 라이트 어드레스 신호(WR_ADDR)를 생성할 수 있다.
설정 제어 회로(260)는 리드 모드 신호(RD)와 라이트 모드 신호(WR)와 복수의 홀딩된 모드 설정 신호(C_B3, …, C_NT0, C_NT1)에 기초하여 복수의 설정 제어 신호(B3_SET, …, NT0_SET, NT1_SET)를 생성할 수 있다. 설정 제어 회로(260)는 상기 동작 구간 동안 복수의 설정 제어 신호(B3_SET, …, NT0_SET, NT1_SET)를 생성할 수 있다.
메모리 영역(270)은 복수의 설정 제어 신호(B3_SET, …, NT0_SET, NT1_SET) 중 적어도 하나에 기초하여 대응하는 옵션 설정 정보에 따른 조건이 설정될 수 있고, 리드 모드 신호(RD)와 리드 어드레스 신호(RD_ADDR)에 기초하여 리드 동작을 수행하거나 또는 라이트 모드 신호(WR)와 라이트 어드레스 신호(WR_ADDR)에 기초하여 라이트 동작을 수행할 수 있다. 즉, 메모리 영역(270)은 예정된 설정 조건하에서 상기 리드 동작 또는 상기 리드 동작을 수행할 수 있다. 예컨대, 메모리 영역(270)은 상기 버스트 순서에 따라 리드 데이터를 상기 제어 장치(100)에게 출력할 수 있다.
도 3에는 도 2에 도시된 클럭 입력 회로(210A)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 클럭 입력 회로(210A)는 버퍼부(211A)와 지연부(213A)를 포함할 수 있다.
버퍼부(211A)는 차동 클럭 신호(CLK, CLKB)에 기초하여 제1 및 제2 제어 클럭 신호(IMCLKR, IMCLKF)를 생성할 수 있다. 예컨대, 버퍼부(211A)는 제1 클럭 신호(CLK)의 상승 엣지에 동기된 제1 제어 클럭 신호(IMCLKR)를 생성할 수 있고, 제1 클럭 신호(CLK)의 하강 엣지에 동기된 제2 제어 클럭 신호(IMCLKF)를 생성할 수 있다.
지연부(213A)는 제2 제어 클럭 신호(IMCLKF)를 예정된 지연시간만큼 지연하여 제3 제어 클럭 신호(CMDCLKF)를 생성할 수 있다.
도 4에는 도 2에 도시된 선택 커맨드 입력회로(210B)는 버퍼부(211B)와 동기화부(213B)를 포함할 수 있다.
도 4를 참조하면, 버퍼부(211B)는 선택 커맨드 신호(CS)에 기초하여 버퍼링된 선택 커맨드 신호(ICS)를 생성할 수 있다.
동기화부(213B)는 버퍼링된 선택 커맨드 신호(ICS)와 제1 제어 클럭 신호(IMCLKR)에 기초하여 선택 코드신호(ICSRR)을 생성할 수 있다. 즉, 동기화부(213B)는 클럭 신호(CLK)의 상승 엣지에 동기된 선택 코드신호(ICSRR)를 생성할 수 있다.
도 5에는 도 2에 도시된 제1 제어 커맨드 입력회로(210C)가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 제1 제어 커맨드 입력회로(210C)는 버퍼부(211C), 제1 동기화부(213C), 반전부(215C), 및 제2 동기화부(217C)를 포함할 수 있다.
버퍼부(211C)는 제1 제어 커맨드 신호(CA<0>)에 기초하여 버퍼링된 제1 제어 커맨드 신호(ICA<0>)를 생성할 수 있다.
제1 동기화부(213C)는 버퍼링된 제1 커맨드 신호(ICA<0>)와 제1 제어 클럭 신호(IMCLKR)에 기초하여 제1-1 제어 코드신호(ICARR<0>)을 생성할 수 있다. 즉, 제1 동기화부(213C)는 클럭 신호(CLK)의 상승 엣지에 동기된 제1-1 제어 코드신호(ICARR<0>)를 생성할 수 있다.
반전부(215C)는 제1-1 제어 코드신호(ICARR<0>)를 반전하여 제1-2 제어 코드신호(ICARRB<0>)를 생성할 수 있다. 제1-2 제어 코드신호(ICARRB<0>)는 클럭 신호(CLK)의 상승 엣지에 동기된 신호일 수 있다.
제2 동기화부(217C)는 버퍼링된 제1 제어 코드신호(ICA<0>)와 제2 제어 클럭 신호(IMCLKF)에 기초하여 제1-3 제어 코드신호(ICAFF<0>)를 생성할 수 있다. 즉, 제2 동기화부(217C)는 클럭 신호(CLK)의 하강 엣지에 동기된 제1-3 제어 코드신호(ICAFF<0>)를 생성할 수 있다.
한편, 도 2에 도시된 제2 제어 커맨드 입력회로(210D)는 도 5에 도시된 제1 제어 커맨드 입력회로(210C)와 동일하게 설계될 수 있으므로, 제2 제어 커맨드 입력회로(210D)의 자세한 설명은 생략한다.
도 6에는 도 2에 도시된 제3 제어 커맨드 입력회로(210E)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 제3 제어 커맨드 입력회로(210E)는 버퍼부(211E), 제1 동기화부(213E), 반전부(215E), 제2 동기화부(217E), 및 제3 동기화부(219E)를 포함할 수 있다.
버퍼부(211C)는 제3 제어 커맨드 신호(CA<2>)에 기초하여 버퍼링된 제3 제어 커맨드 신호(ICA<2>)를 생성할 수 있다.
제1 동기화부(213E)는 버퍼링된 제3 커맨드 신호(ICA<2>)와 제1 제어 클럭 신호(IMCLKR)에 기초하여 제3-1 제어 코드신호(ICARR<2>)을 생성할 수 있다. 즉, 제1 동기화부(213E)는 클럭 신호(CLK)의 상승 엣지에 동기된 제3-1 제어 코드신호(ICARR<2>)를 생성할 수 있다.
반전부(215E)는 제3-1 제어 코드신호(ICARR<2>)를 반전하여 제3-2 제어 코드신호(ICARRB<2>)를 생성할 수 있다. 제3-2 제어 코드신호(ICARRB<2>)는 클럭 신호(CLK)의 상승 엣지에 동기된 신호일 수 있다.
제2 동기화부(217E)는 버퍼링된 제3 제어 코드신호(ICA<2>)와 제2 제어 클럭 신호(IMCLKF)에 기초하여 제3-3 제어 코드신호(ICAFF<2>)를 생성할 수 있다. 즉, 제2 동기화부(217E)는 클럭 신호(CLK)의 하강 엣지에 동기된 제3-3 제어 코드신호(ICAFF<2>)를 생성할 수 있다.
제3 동기화부(219E)는 제3-1 제어 코드신호(ICARR<2>)와 제2 제어 클럭 신호(IMCLKF)에 기초하여 제3-4 제어 코드신호(ICARF<2>)를 생성할 수 있다. 즉, 제3 동기화부(219E)는 클럭 신호(CLK)의 하강 엣지에 동기된 제3-4 제어 코드신호(ICARF<2>)를 생성할 수 있다.
한편, 도 2에 도시된 제4 내지 제6 제어 커맨드 입력회로(210F ~ 210I)는 각각 도 6에 도시된 제3 제어 커맨드 입력회로(210E)와 동일하게 설계될 수 있으므로, 제4 내지 제6 제어 커맨드 입력회로(210F ~ 210I)의 자세한 설명은 생략한다.
도 7에는 도 2에 도시된 홀딩 제어 회로(220)가 블록 구성도로 도시되어 있다.
도 7을 참조하면, 홀딩 제어 회로(220)는 제1 디코딩부(221), 동기화부(223), 및 제2 디코딩부(223)를 포함할 수 있다.
제1 디코딩부(221)는 상기 홀딩 구간 동안 선택 코드신호(ICSRR)와 제1-1 내지 제3-1 제어 코드신호(ICARR<0:2>)와 제1-2 내지 제3-2 제어 코드신호(ICARRB<0:2>)에 기초하여 홀딩 제어 신호(CAS_R1)를 생성할 수 있다. 예컨대, 제1 디코딩부(221)는 상기 홀딩 구간에서 클럭 신호(CLK)의 상승 엣지에 대응하는 시점에 홀딩 제어 신호(CAS_R1)를 생성할 수 있다.
동기화부(223)는 홀딩 제어 신호(CAS_R1)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 동기된 홀딩 제어 신호(CAS_R1F)를 생성할 수 있다. 예컨대, 동기화부(223)는 상기 홀딩 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 동기된 홀딩 제어 신호(CAS_R1F)를 생성할 수 있다.
제2 디코딩부(225)는 상기 홀딩 구간 동안, 동기된 홀딩 제어 신호(CAS_R1F)와 제1-3 내지 제7-3 제어 코드신호(ICAFF<0:6>)와 제4-4 내지 제7-4 제어 코드신호(ICARF<3:6>)에 기초하여 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다. 예컨대, 제2 디코딩부(225)는 상기 홀딩 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다.
도 8에는 도 2에 도시된 홀딩 회로(230)가 블록 구성도로 도시되어 있다.
도 8을 참조하면, 홀딩 회로(230)는 복수의 로직부(231_1 ~ 231_n), 복수의 지연부(233_1 ~ 233_n), 및 복수의 래치부(235_1 ~ 235_n)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 제1 옵션 설정 정보 신호(B3)와 관련된 제1 로직부(231_1), 제1 지연부(233_1), 및 제1 래치부(235_1)를 대표적으로 설명한다.
제1 로직부(231_1)는 홀딩 제어 신호(CAS_R1)와 파워업 신호(PWRUP)에 기초하여 제1 초기화 신호(CTRL1)를 생성할 수 있다. 예컨대, 제1 로직부(231_1)는 홀딩 제어 신호(CAS_R1)와 파워업 신호(PWRUP)를 논리 합 연산하여 제1 초기화 신호(CTRL1)를 출력하는 논리 합 게이트(OR gate)를 포함할 수 있다.
제1 지연부(233_1)는 제1 옵션 설정 정보 신호(B3)를 예정된 지연시간만큼 지연시켜 지연된 제1 옵션 설정 정보 신호(DB3)를 생성할 수 있다.
제1 래치부(235_1)는 상기 홀딩 구간 동안, 제1 초기화 신호(CTRL1)에 기초하여 홀딩된 제1 옵션 설정 정보 신호(C_B3)를 예정된 논리 레벨로 초기화한 다음 지연된 제1 옵션 설정 정보 신호(DB3)를 홀딩된 제1 옵션 설정 정보 신호(C_B3)로서 래치할 수 있다.
예컨대, 제1 래치부(235_1)는 제1 초기화 신호(CTRL1)에 기초하여 홀딩된 제1 옵션 설정 정보 신호(C_B3)를 비활성화하고 지연된 제1 옵션 설정 정보 신호(DB3)에 기초하여 홀딩된 제1 옵션 설정 정보 신호(C_B3)를 활성화하는 SR 래치를 포함할 수 있다.
도 9에는 도 2에 도시된 리드 제어 회로(240)가 블록 구성도로 도시되어 있다.
도 9를 참조하면, 리드 제어 회로(240)는 제1 디코딩부(241), 동기화부(243), 및 제2 디코딩부(245)를 포함할 수 있다.
제1 디코딩부(241)는 상기 리드 동작 구간 동안 선택 코드신호(ICSRR)와 제1-1 및 제2-1 제어 코드신호(ICARR<0:1>)와 제1-2 내지 제2-2 제어 코드신호(ICARRB<0:1>)에 기초하여 리드 모드 신호(RD)를 생성할 수 있다. 예컨대, 제1 디코딩부(241)는 상기 리드 동작 구간에서 클럭 신호(CLK)의 상승 엣지에 대응하는 시점에 리드 모드 신호(RD)를 생성할 수 있다.
동기화부(243)는 리드 모드 신호(RD)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 동기된 리드 모드 신호(RDF)를 생성할 수 있다. 예컨대, 동기화부(243)는 상기 리드 동작 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 동기된 리드 모드 신호(RDF)를 생성할 수 있다.
제2 디코딩부(245)는 상기 리드 동작 구간 동안, 동기된 리드 모드 신호(RDF)와 제1-3 및 제7-3 제어 코드신호(ICAFF<0:6>)와 제3-4 내지 제7-4 제어 코드신호(ICARF<2:6>)에 기초하여 리드 어드레스 신호(RD_ADDR)를 생성할 수 있다. 예컨대, 제2 디코딩부(245)는 상기 리드 동작 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 리드 어드레스 신호(RD_ADDR)를 생성할 수 있다.
도 10에는 도 2에 도시된 라이트 제어 회로(250)가 블록 구성도로 도시되어 있다.
도 10을 참조하면, 라이트 제어 회로(260)는 제1 디코딩부(251), 동기화부(253), 및 제2 디코딩부(255)를 포함할 수 있다.
제1 디코딩부(251)는 상기 라이트 동작 구간 동안 선택 코드신호(ICSRR)와 제1-1 및 제3-1 제어 코드신호(ICARR<0:2>)와 제1-2 내지 제3-2 제어 코드신호(ICARRB<0:2>)에 기초하여 라이트 모드 신호(WR)를 생성할 수 있다. 예컨대, 제1 디코딩부(251)는 상기 리드 동작 구간에서 클럭 신호(CLK)의 상승 엣지에 대응하는 시점에 라이트 모드 신호(WR)를 생성할 수 있다.
동기화부(253)는 라이트 모드 신호(WR)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 동기된 라이트 모드 신호(WRF)를 생성할 수 있다. 예컨대, 동기화부(253)는 상기 라이트 동작 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 동기된 라이트 모드 신호(RDF)를 생성할 수 있다.
제2 디코딩부(255)는 상기 라이트 동작 구간 동안, 동기된 라이트 모드 신호(WRF)와 제1-3 및 제7-3 제어 코드신호(ICAFF<0:6>)와 제4-4 내지 제7-4 제어 코드신호(ICARF<3:6>)에 기초하여 라이트 어드레스 신호(WR_ADDR)를 생성할 수 있다. 예컨대, 제2 디코딩부(255)는 상기 라이트 동작 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 라이트 어드레스 신호(WR_ADDR)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 동작을 도 11을 참조하여 설명한다.
도 11에는 본 발명의 제1 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
본 발명의 제1 실시예는 제1 홀딩 구간(UP1), 제1 동작 구간(OP1), 및 제2 홀딩 구간(UP2) 순서로 상기 반도체 시스템의 동작을 설명할 것이나, 그 순서가 반드시 이에 한정되는 것은 아님을 미리 밝혀둔다. 또한, 본 발명의 제1 실시예는 제1 동작 구간(OP1) 동안 리드 모드에 대응하는 제1 내지 제7 제어 커맨드 신호(CA<0:6>)가 생성되는 것을 예로 들어 설명한다.
도 11을 참조하면, 제어 장치(100)는 차동 클럭 신호(CLK, CLKB)를 생성하여 반도체 장치(200)에게 출력할 수 있다. 제어 장치(100)는 차동 클럭 신호(CLK, CLKB) 중 제1 클럭 신호(CLK)의 상승 엣지에 동기된 선택 커맨드 신호(CS)를 생성할 수 있다. 제어 장치(100)는 커맨드 셋(set) 당 제1 클럭 신호(CLK)의 상승 엣지에 동기된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1 또는 CA3 또는 CA5)와 제1 클럭 신호(CLK)의 하강 엣지에 동기된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA2 또는 CA4 또는 CA6)를 연속적으로 생성할 수 있다.
제어 장치(100)는 제1 홀딩 구간(UP1) 동안 제1 옵션 설정 정보 셋(set)에 대응하는 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)를 생성할 수 있고, 제1 동작 구간(OP1) 동안 상기 리드 모드에 대응하는 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA3, CA4)를 생성할 수 있고, 제2 홀딩 구간(UP2) 동안 제2 옵션 설정 정보 셋(set)에 대응하는 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA5, CA6)를 생성할 수 있다.
반도체 장치(200)는 제1 홀딩 구간(UP1)에 입력된 제1 및 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)를 홀드(hold)할 수 있다. 예컨대, 반도체 장치(200)는 제1 홀딩 구간(UP1)과 제1 동작 구간(OP1) 동안 제1 및 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)를 유지할 수 있다.
반도체 장치(200)는 제1 동작 구간(OP1)에 입력된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA3, CA4)와 그 홀드된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)에 기초하여 상기 제1 옵션 설정 정보 셋 및 상기 리드 모드에 따른 동작을 수행할 수 있다. 예컨대, 반도체 장치(200)는 기설정된 버스트 순서(burst sequence)에 따라 리드 데이터를 제어 장치(100)에게 출력할 수 있다.
반도체 장치(200)는 제2 홀딩 구간(UP2)에 입력된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA5, CA6)에 따라 이전에 홀드된 제1 및 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)를 리셋(reset)하고 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA5, CA6)를 홀드할 수 있다.
한편, 도면에 도시되지 않았지만, 제어 장치(100)는 제2 동작 구간 동안 제2 동작 모드(즉, 상기 리드 모드 또는 상기 라이트 모드)에 대응하는 제1 내지 제7 커맨드 신호(CA<0:6>)를 생성할 수 있다. 예컨대, 상기 제2 동작 구간은 제1 동작 구간(OP1)과 제2 홀딩 구간(UP2) 사이에 존재할 수 있다.
이러한 경우, 반도체 장치(200)는 제1 홀딩 구간(UP1)에 입력된 제1 및 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)를 제1 홀딩 구간(UP1)과 제1 동작 구간(OP1)과 상기 제2 동작 구간 동안 유지할 수 있다. 그리고, 반도체 장치(200)는 상기 제2 동작 구간에 입력된 제1 내지 제7 제어 커맨드 신호(CA<0:6>)와 상기 홀드된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA1, CA2)에 기초하여 상기 제1 옵션 설정 정보 셋 및 상기 제2 동작 모드에 따른 동작을 수행할 수 있다.
또한, 도면에 도시되지 않았지만, 제어 장치(100)는 제3 동작 구간 동안 제3 동작 모드(즉, 상기 리드 모드 또는 상기 라이트 모드)에 대응하는 제1 내지 제7 커맨드 신호(CA<0:6>)를 생성할 수 있다. 예컨대, 상기 제3 동작 구간은 제2 홀딩 구간(UP2) 이후에 존재할 수 있다.
이러한 경우, 반도체 장치(200)는 제2 홀딩 구간(UP2)에 입력된 제1 및 제7 제어 커맨드 신호(CA<0:6>, 즉 CA5, CA6)를 제2 홀딩 구간(UP2)과 상기 제3 동작 구간 동안 유지할 수 있다. 그리고, 반도체 장치(200)는 상기 제3 동작 구간에 입력된 제1 내지 제7 제어 커맨드 신호(CA<0:6>)와 상기 홀드된 제1 내지 제7 제어 커맨드 신호(CA<0:6>, 즉 CA5, CA6)에 기초하여 상기 제2 옵션 설정 정보 셋 및 상기 제3 동작 모드에 따른 동작을 수행할 수 있다.
도 12에는 본 발명의 제2 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 12를 참조하면, 상기 반도체 시스템은 제어 장치(300), 및 반도체 장치(400)를 포함할 수 있다.
제어 장치(300)는 본 발명의 제1 실시예에서 설명된 제어 장치(100)와 동일하게 구성될 수 있으므로, 그에 대한 설명은 생략하기로 한다.
반도체 장치(400)는 본 발명의 제1 실시예에서 설명된 반도체 장치(200)와 유사하게 구성되므로, 이하에서는 반도체 장치(200)와 다른 구성에 대해서만 설명하기로 한다.
도 13에는 도 12에 도시된 반도체 장치(400)가 블록 구성도로 도시되어 있다.
도 13을 참조하면, 반도체 장치(400)는 클럭 입력회로(410A), 선택 커맨드 입력회로(410B), 제1 내지 제7 제어 커맨드 입력회로(410C ~ 410I), 홀딩 제어회로(420), 홀딩회로(430), 리드 제어회로(440), 라이트 제어회로(450), 설정 제어회로(460), 및 메모리회로(470)를 포함할 수 있다.
도 14에는 도 13에 도시된 홀딩 제어 회로(420)가 블록 구성도로 도시되어 있다.
도 14를 참조하면, 홀딩 제어 회로(420)는 제1 디코딩부(421), 동기화부(423), 및 제2 디코딩부(423)를 포함할 수 있다.
제1 디코딩부(421)는 홀딩 구간 동안 선택 코드신호(ICSRR)와 제1-1 내지 제3-1 제어 코드신호(ICARR<0:2>)와 제1-2 내지 제3-2 제어 코드신호(ICARRB<0:2>)에 기초하여 홀딩 제어 신호(CAS_R1)를 생성할 수 있다. 예컨대, 제1 디코딩부(421)는 상기 홀딩 구간에서 클럭 신호(CLK)의 상승 엣지에 대응하는 시점에 홀딩 제어 신호(CAS_R1)를 생성할 수 있다.
동기화부(423)는 홀딩 제어 신호(CAS_R1)와 제3 제어 클럭신호(CMDCLKF)에 기초하여 동기된 홀딩 제어 신호(CAS_R1F)를 생성할 수 있다. 예컨대, 동기화부(423)는 상기 홀딩 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 동기된 홀딩 제어 신호(CAS_R1F)를 생성할 수 있다.
제2 디코딩부(425)는 상기 홀딩 구간 동안, 동기된 홀딩 제어 신호(CAS_R1F)와 제1-3 내지 제7-3 제어 코드신호(ICAFF<0:6>)와 제4-4 내지 제7-4 제어 코드신호(ICARF<3:6>)에 기초하여 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다. 예컨대, 제2 디코딩부(425)는 상기 홀딩 구간에서 클럭 신호(CLK)의 하강 엣지에 대응하는 시점에 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 생성할 수 있다.
도 15에는 도 13에 도시된 홀딩 회로(430)가 블록 구성도로 도시되어 있다.
도 15를 참조하면, 홀딩 회로(430)는 복수의 래치부(431_1 ~ 431_n)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 제1 옵션 설정 정보 신호(B3)와 관련된 제1 래치부(431_1)를 대표적으로 설명한다.
제1 래치부(431_1)는 홀딩 구간 동안, 동기된 홀딩 제어 신호(CAS_R1F)에 기초하여 제1 옵션 설정 정보 신호(B3)를 홀딩된 제1 옵션 설정 정보 신호(C_B3)로서 래치할 수 있다. 예컨대, 제1 래치부(431_1)는 비동기 타입의 래치를 포함할 수 있다.
도 16에는 본 발명의 제2 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
본 발명의 제2 실시예에 따른 반도체 시스템의 동작은 본 발명의 제1 실시예에 따른 반도체 시스템의 동작과 매우 유사하므로 그에 대한 설명은 생략한다. 단, 도 16에 도시된 바와 같이, 반도체 장치(400)는 동기된 홀딩 제어 신호(CAS_R1F)가 활성화되는 시점에 복수의 옵션 설정 정보 신호(B3, …, NT0, NT1)를 홀딩하거나 또는 업데이트할 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 옵션 설정 정보와 관련된 커맨드 신호와 동작 모드와 관련된 커맨드 신호를 필요할 때 적절하게 생성 및 이용할 수 있는 이점이 있다.
도 17에는 본 발명의 실시예에 따른 반도체 시스템의 적용 예가 블록 구성도로 도시되어 있다.
도 17을 참조하면, 반도체 시스템은 디램(DRAM : dynamic random access memory)(1100), 디램 컨트롤러(1200), 캐시(cache) 메모리(1300), 캐시 메모리 컨트롤러(1400), 및 프로세서(1500)를 포함할 수 있다.
디램(1100)는 디램 컨트롤러(1200)의 제어에 따라 디램 컨트롤러(1200)와 데이터 신호를 주고 받을 수 있다. 디램(1100)은 본 발명의 반도체 장치(200, 400)에 대응하는 구성일 수 있다.
디램 컨트롤러(1200)는 캐시 메모리 컨트롤러(1300)와 상기 데이터 신호를 주고 받을 수 있다. 디램 컨트롤러(1200)는 디램(1100)의 동작을 제어할 수 있다. 디램 컨트롤러(1200)는 본 발명의 제어 장치(100, 300)에 대응하는 구성일 수 있다.
캐시 메모리(1300)는 캐시 메모리 컨트롤러(1400)의 제어에 따라 프로세서(500)와 상기 데이터 신호를 주고 받을 수 있다. 예컨대, 캐시 메모리(1300)는 정적 램(SRAM : static random access memory)을 포함할 수 있다.
캐시 메모리 컨트롤러(1400)는 캐시 메모리(1300)와 상기 데이터 신호를 주고 받을 수 있다. 캐시 메모리 컨트롤러(1400)는 캐시 메모리(1300)의 동작 및 디램 컨트롤러(1200)의 동작을 제어할 수 있다.
통상적으로, 프로세서(500)와 직접적으로 통신하는 캐시 메모리(1300)의 처리 속도는 디램(1100)의 처리 속도보다 빠를 수 있고, 프로세서(500)와 간접적으로 통신하는 디램(1100)의 크기는 캐시 메모리(1300)의 크기보다 클 수 있다. 앞서 설명한 바와 같이, 캐시 메모리(1300)는 상기 정적 램(SRAM)을 포함할 수 있다. 상기 정적 램(SRAM)은 상기 동적 램(DRAM)보다 레이턴시(latency)가 짧고 동작 처리가 단순하기 때문에 전력 측면에서 유리하다. 다시 말해, 상기 동적 램(DRAM)의 단위 면적당 파워 오버헤드(power overhead)는 상기 정적 램(SRAM)보다 클 수 있다.
또한, 디램 컨트롤러(1200)는 디램(1100)을 제어하기 위한 커맨드 신호를 생성할 수 있다. 디램(1100)의 면적을 줄이기 위해 컨트롤러(1100)의 패드의 개수가 감소하는 추세에 따라, 디램 컨틀롤러(1200)는 상대적으로 적어진 개수(즉, 비트 수)의 커맨드 신호를 생성해야 하며, 상기 커맨드 신호의 적어진 개수를 보상하기 위해 상기 커맨드 신호를 약속된 형태에 따라 여러 번 생성해야 한다. 이와 같이, 상기 커맨드 신호의 생성 횟수가 증가할수록, 디램 컨트롤러(1200) 및 디램(1100)은 상기 커맨드 신호를 처리하기 위한 처리량이 증가할 것이며, 디램 컨트롤러(1200) 및 디램(1100)에서 사용하는 파워 오버헤드(power overhead) 또한 증가할 것이다.
그러나, 본 발명의 실시예와 같이 상기 커맨드 신호를 최적화하여 상기 커맨드 신호의 생성 횟수를 감소시킬 수 있다면 디램 컨트롤러(1200) 및 디램(1100)의 처리량 및 파워 오버헤드(power overhead)를 줄일 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제어 장치 200 : 반도체 장치

Claims (16)

  1. 제1 커맨드 신호에 기초하여 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로;
    상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하기 위한 홀딩 회로;
    제2 커맨드 신호에 기초하여 동작 모드 신호를 생성하기 위한 동작 제어 회로;
    상기 동작 모드 신호와 상기 홀딩된 옵션 설정 정보 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및
    상기 설정 제어 신호와 상기 동작 모드 신호에 기초하여 예정된 설정 조건하에서 예정된 동작을 수행하기 위한 내부 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 홀딩 제어 회로는 홀딩 구간 동안 상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호를 생성하고,
    상기 동작 제어 회로는 상기 홀딩 구간에 후속하는 동작 구간 또는 복수의 동작 구간 동안 상기 동작 모드 신호를 한 번 또는 복수 번 생성하는 반도체 장치.
  3. 제1항에 있어서,
    상기 홀딩 회로는 홀딩 구간 동안 상기 홀딩된 모드 설정 신호를 생성하고, 상기 홀딩 구간에 후속하는 동작 구간 또는 복수의 동작 구간 동안 상기 홀딩된 모드 설정 신호를 유지하는 반도체 장치.
  4. 제3항에 있어서,
    상기 설정 제어 회로는 상기 동작 구간 동안 상기 설정 제어 신호를 한 번 생성하거나 또는 상기 복수의 동작 구간 동안 상기 설정 제어 신호를 복수 번 생성하는 반도체 장치.
  5. 홀딩 구간 동안, 제1 커맨드 신호에 기초하여 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로;
    상기 홀딩 구간 동안 상기 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하고, 상기 홀딩 구간에 후속하는 동작 구간 동안 상기 홀딩된 옵션 설정 정보 신호를 유지하기 위한 홀딩 회로;
    상기 동작 구간 동안, 제2 커맨드 신호에 기초하여 동작 모드 신호와 어드레스 신호를 생성하기 위한 동작 제어 회로;
    상기 동작 구간 동안, 상기 홀딩된 옵션 설정 정보 신호와 상기 동작 모드 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및
    상기 설정 제어 신호와 상기 동작 모드 신호와 상기 어드레스 신호에 기초하여 예정된 설정 조건하에서 라이트 동작 또는 리드 동작을 수행하기 위한 메모리 영역
    을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 홀딩 제어 회로는 클럭 신호의 상승 엣지(rising edge)에 동기된 상기 홀딩 제어 신호를 생성하고, 상기 클럭 신호의 하강 엣지(falling edge)에 동기된 상기 옵션 설정 정보 신호를 생성하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 커맨드 신호는 적어도 하나의 제1 코드신호와 적어도 하나의 제2 코드신호를 포함하고,
    상기 홀딩 제어 회로는,
    상기 제1 코드신호에 기초하여 상기 홀딩 제어 신호를 생성하기 위한 제1 디코딩부;
    상기 홀딩 제어 신호를 제어 클럭신호에 동기시켜 동기된 홀딩 제어 신호로서 생성하기 위한 동기화부; 및
    상기 홀딩 제어 신호와 상기 제2 코드신호에 기초하여 상기 옵션 설정 정보 신호를 생성하기 위한 제2 디코딩부를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 코드신호는 클럭 신호의 상승 엣지(rising edge)에 동기되어 입력되고,
    상기 제2 코드신호는 상기 클럭 신호의 하강 엣지(falling edge)에 동기되어 입력되는 반도체 장치.
  9. 제5항에 있어서,
    상기 홀딩 회로는,
    상기 홀딩 제어 신호와 파워업 신호에 기초하여 초기화 신호를 생성하기 위한 로직부;
    상기 옵션 설정 정보 신호를 예정된 지연시간만큼 지연시켜 지연된 옵션 설정 정보 신호를 생성하기 위한 지연부; 및
    상기 초기화 신호에 기초하여 상기 홀딩된 옵션 설정 정보 신호를 초기화하고, 상기 지연된 옵션 설정 정보 신호를 상기 홀딩된 옵션 설정 정보 신호로서 래치하기 위한 래치부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 래치부는 SR 래치를 포함하는 반도체 장치.
  11. 홀딩 구간 동안, 제1 커맨드 신호 - 적어도 하나의 제1 코드신호와 적어도 하나의 제2 코드신호를 포함함 - 에 기초하여 동기된 홀딩 제어 신호와 옵션 설정 정보 신호를 생성하기 위한 홀딩 제어 회로;
    상기 홀딩 구간 동안 상기 동기된 홀딩 제어 신호와 상기 옵션 설정 정보 신호에 기초하여 홀딩된 옵션 설정 정보 신호를 생성하고, 상기 홀딩 구간에 후속하는 동작 구간 동안 상기 홀딩된 옵션 설정 정보 신호를 유지하기 위한 홀딩 회로;
    상기 동작 구간 동안, 제2 커맨드 신호에 기초하여 동작 모드 신호와 어드레스 신호를 생성하기 위한 동작 제어 회로;
    상기 동작 구간 동안, 상기 홀딩된 옵션 설정 정보 신호와 상기 동작 모드 신호에 기초하여 설정 제어 신호를 생성하기 위한 설정 제어 회로; 및
    상기 설정 제어 신호와 상기 동작 모드 신호와 상기 어드레스 신호에 기초하여 예정된 설정 조건하에서 라이트 동작 또는 리드 동작을 수행하기 위한 메모리 영역을 포함하고,
    상기 홀딩 제어 회로는,
    상기 제1 코드신호에 기초하여 상기 홀딩 제어 신호를 생성하기 위한 제1 디코딩부;
    상기 홀딩 제어 신호를 제어 클럭신호에 동기시켜 상기 동기된 홀딩 제어 신호로서 생성하기 위한 동기화부; 및
    상기 동기된 홀딩 제어 신호와 상기 제2 코드신호에 기초하여 상기 옵션 설정 정보 신호를 생성하기 위한 제2 디코딩부를 포함하고,
    상기 홀딩 회로는 비동기 타입의 래치를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 홀딩 제어 회로는 클럭 신호의 예정된 엣지(edge)에 동기시켜 상기 동기된 홀딩 제어 신호 및 상기 옵션 설정 정보 신호를 출력하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 코드신호는 클럭 신호의 상승 엣지(rising edge)에 동기되어 입력되고,
    상기 제2 코드신호는 상기 클럭 신호의 하강 엣지(falling edge)에 동기되어 입력되고,
    상기 제어 클럭신호는 상기 클럭 신호의 하강 엣지(falling edge)에 동기되는 반도체 장치.
  14. 제1 홀딩 구간 동안 제1 옵션 설정 정보에 대응하는 제1 커맨드 신호를 생성하고, 제1 동작 구간 동안 제1 동작 모드에 대응하는 제2 커맨드 신호를 생성하기 위한 제어 장치; 및
    상기 제1 커맨드 신호를 홀드(hold)하고, 상기 제2 커맨드 신호와 상기 홀드된 제1 커맨드 신호에 기초하여 상기 제1 옵션 설정 정보 및 상기 제1 동작 모드에 따른 동작을 수행하는 반도체 장치
    를 포함하는 반도체 시스템.
  15. 제14항에 있어서,
    상기 제어 장치는 제2 동작 구간 동안 제2 동작 모드에 대응하는 제3 커맨드 신호를 생성하고,
    상기 반도체 장치는 상기 제3 커맨드 신호와 상기 홀드된 제1 커맨드 신호에 기초하여 제1 옵션 설정 정보 및 상기 제2 동작 모드에 따른 동작을 수행하는 반도체 시스템.
  16. 제14항에 있어서,
    상기 제어 장치는 제2 홀딩 구간 동안 제2 옵션 설정 정보에 대응하는 제4 커맨드 신호를 생성하고, 제3 동작 구간 동안 제3 동작 모드에 대응하는 제5 커맨드 신호를 생성하고,
    상기 반도체 장치는 상기 제4 커맨드 신호를 홀드(hold)하고, 상기 제5 커맨드 신호와 상기 홀드된 제4 커맨드 신호에 기초하여 상기 제2 옵션 설정 정보 및 상기 제3 동작 모드에 따른 동작을 수행하는 반도체 장치.
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