JP2013140659A

JP2013140659A - 半導体システムおよびコマンドアドレスのセットアップ／ホールドタイム調整方法

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Publication number: JP2013140659A
Application number: JP2012193682A
Authority: JP
Inventors: Bok Rim Ko; リムコボク
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2012-01-05
Filing date: 2012-09-04
Publication date: 2013-07-18
Anticipated expiration: 2032-09-04
Also published as: US20130176799A1; CN103198859A; US8675426B2; CN103198859B; JP6068064B2; KR101879394B1; KR20130080730A

Abstract

【課題】コマンドアドレスのセットアップ／ホールドタイムを調整する。
【解決手段】半導体システムは、クロックイネーブル信号ＣＫＥ、第１〜第３コマンドアドレスＣＡ＜１：３＞、チップ選択信号ＣＳＢ、第１エントリコマンドＭＲＷ４１、第２エントリコマンドＭＲＷ４８、およびエグジットコマンドＭＲＷ４２を出力するとともに、出力信号ＯＵＴを受信するコントローラ２と、チップ選択信号ＣＳＢおよび第１エントリコマンドＭＲＷ４１に応答して第１および第２コマンドアドレスをラッチし、チップ選択信号ＣＳＢおよび第２エントリコマンドＭＲＷ４８に応答して第１および第３コマンドアドレスをラッチし、クロックイネーブル信号ＣＫＥおよびエグジットコマンドＭＲＷ４２に応答して第１〜第３コマンドアドレスＣＡ＜１：３＞により生成されたデータを出力信号ＯＵＴとして伝達する半導体装置３とを含む。
【選択図】図１

Description

本発明は、半導体システムおよびコマンドアドレスのセットアップ／ホールドタイム調整方法に関する。

一般的に、半導体装置は、セットアップ／ホールドタイムスペックに合ったコマンドアドレスをコントローラから印加されなければならない。最近、コントローラの動作速度が速くなるにつれ、コマンドアドレスのセットアップ／ホールドタイムスペックを合わせるための種々の方法が研究されている。
コントローラがコマンドアドレスを半導体装置に印加する過程において、コマンドアドレスがどの程度遅延されるかを確認し、コントローラがコマンドアドレスのセットアップ／ホールドタイムを調整する動作（以下、キャリブレーション動作という）を行う。ここで、半導体装置は、コマンドアドレスをラッチしてデータパッドを介して出力し、コントローラには、データパッドを介して出力されたコマンドアドレスがフィードバックされる。
しかし、コマンドアドレスの数がデータパッドの数よりも多い場合、半導体装置は、コマンドアドレスをデータパッドに出力することができない。したがって、コントローラは、コマンドアドレスがフィードバックできないため、コマンドアドレスのセットアップ／ホールドタイムを調整することができない。

本発明は、コマンドアドレスを分離してラッチすることにより、コマンドアドレスの数がデータパッドの数より多い場合にも、コマンドアドレスのセットアップ／ホールドタイムを調整することができる半導体システムを提供する。

このために、本発明は、半導体装置と、前記半導体装置から出力される出力信号を受信するコントローラとを備えた半導体システムであって、前記コントローラが、クロックイネーブル信号、第１コマンドアドレス、第２コマンドアドレス、第３コマンドアドレス、チップ選択信号、第１エントリコマンド、第２エントリコマンド、およびエグジットコマンドを前記半導体装置に出力し、前記半導体装置が、前記チップ選択信号および前記第１エントリコマンドに応答して前記第１コマンドアドレスおよび前記第２コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達し、前記チップ選択信号および前記第２エントリコマンドに応答して前記第１コマンドアドレスおよび前記第３コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達し、前記クロックイネーブル信号および前記エグジットコマンドに応答して前記第１コマンドアドレス、前記第２コマンドアドレス、前記第３コマンドアドレスにより生成されたデータを前記出力信号として前記コントローラに伝達する半導体システムを提供する。

また、本発明は、内部クロック、クロックイネーブル信号、チップ選択信号、第１エントリコマンド、第２エントリコマンド、およびエグジットコマンドに応答して、ストローブ信号と第１キャリブレーション信号と第２キャリブレーション信号と制御信号とを生成する信号生成部と、前記ストローブ信号に応答して、第１コマンドアドレスをラッチして第１ラッチコマンドアドレスを生成する第１ラッチ部と、前記ストローブ信号と前記第１キャリブレーション信号と前記第２キャリブレーション信号とに応答して、第２コマンドアドレスまたは第３コマンドアドレスをラッチして選択ラッチコマンドアドレスを生成する選択ラッチ部と、前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスを受信し、データを生成する読み出し経路回路と、前記制御信号に応答して、前記データまたは前記第１ラッチコマンドアドレスおよび前記選択ラッチコマンドアドレスを出力信号として伝達するマルチプレクサとを含む半導体システムを提供する。

さらに、本発明は、コントローラが、第１コマンドアドレス、第２コマンドアドレス、第３コマンドアドレス、第１エントリコマンド、クロックイネーブル信号、およびチップ選択信号を半導体装置に印加するステップと、前記半導体装置が、前記クロックイネーブル信号がディセーブルされ、前記チップ選択信号がイネーブルされる期間において、前記第１コマンドアドレスおよび前記第２コマンドアドレスをラッチした第１ラッチコマンドアドレスおよび第２ラッチコマンドアドレスを生成して前記コントローラに伝送するステップと、前記コントローラが、第１コマンドアドレス、前記第２コマンドアドレス、前記第３コマンドアドレス、第２エントリコマンド、前記クロックイネーブル信号、および前記チップ選択信号を前記半導体装置に印加するステップと、前記半導体装置が、前記クロックイネーブル信号がディセーブルされ、前記チップ選択信号がイネーブルされる期間において、前記第１コマンドアドレスをラッチした第１ラッチコマンドアドレスおよび前記第３コマンドアドレスをラッチした第３ラッチコマンドアドレスを生成して前記コントローラに伝送するステップと、前記コントローラが、前記第１ラッチコマンドアドレスと前記第２ラッチコマンドアドレスと前記第３ラッチコマンドアドレスのセットアップ／ホールドタイムを調整するステップとを含むコマンドアドレスのセットアップ／ホールドタイム調整方法を提供する。

本発明の半導体装置は、コマンドアドレスの数がデータパッドの数より多い場合にも、コマンドアドレスのセットアップ／ホールドタイムを調整することができる。

本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。図１に示した半導体システムに含まれる半導体装置の構成を示すブロック図である。図２に示した半導体装置に含まれる信号生成部の構成を示すブロック図である。図３に示した信号生成部に含まれるキャリブレーション信号生成部の構成を示す回路図である。図３に示した信号生成部に含まれるストローブ生成部の構成を示す回路図である。図３に示した信号生成部に含まれる制御信号生成部の構成を示す回路図である。図２に示した半導体装置に含まれる第１ラッチ部の構成を示す回路図である。図２に示した半導体装置に含まれる選択ラッチ部の構成を示す回路図である。本発明の一実施形態にかかる半導体システムの動作を説明するためのタイミング図である。

図１は、本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。
図１に示すように、本実施形態の半導体システムは、コントローラ２と、半導体装置３とを含む。コントローラ２が、第１〜第３コマンドアドレスＣＡ＜１：３＞、第１エントリコマンドＭＲＷ４１、クロックイネーブル信号ＣＫＥ、およびチップ選択信号ＣＳＢを半導体装置３に印加すると、半導体装置３は、クロックイネーブル信号ＣＫＥがディセーブルされ、チップ選択信号ＣＳＢがイネーブルされる期間において、第１コマンドアドレスＣＡ＜１＞および第２コマンドアドレスＣＡ＜２＞をラッチして出力信号ＯＵＴとしてコントローラ２に伝達する。コントローラ２が、第１〜第３コマンドアドレスＣＡ＜１：３＞、第２エントリコマンドＭＲＷ４８、クロックイネーブル信号ＣＫＥ、およびチップ選択信号ＣＳＢを半導体装置３に印加すると、半導体装置３は、クロックイネーブル信号ＣＫＥがディセーブルされ、チップ選択信号ＣＳＢがイネーブルされる期間において、第１コマンドアドレスＣＡ＜１＞および第３コマンドアドレスＣＡ＜３＞をラッチして出力信号ＯＵＴとして伝達する。ここで、半導体装置３は、第１エントリコマンドＭＲＷ４１または第２エントリコマンドＭＲＷ４８を受信し、クロックイネーブル信号ＣＫＥが論理ローレベルにディセーブルされる期間でキャリブレーション動作を行う。コントローラ２には、出力信号ＯＵＴがフィードバックされ、第１〜第３コマンドアドレスＣＡ＜１：３＞のセットアップ／ホールドタイムをスペックと比較して、第１〜第３コマンドアドレスＣＡ＜１：３＞のセットアップ／ホールドタイムを調整する。

コントローラ２が、第１〜第３コマンドアドレスＣＡ＜１：３＞、エグジットコマンドＭＲＷ４２、およびクロックイネーブル信号ＣＫＥを半導体装置３に印加すると、半導体装置３は、クロックイネーブル信号ＣＫＥがイネーブルされる期間において、第１〜第３コマンドアドレスＣＡ＜１：３＞により生成されたデータＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。また、半導体装置３は、クロックイネーブル信号ＣＫＥがイネーブルされる時点から第１エントリコマンドＭＲＷ４１が印加される時点までの期間と、クロックイネーブル信号ＣＫＥがイネーブルされる時点から第２エントリコマンドＭＲＷ４８が印加される時点までの期間とにおいて、データＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。ここで、半導体装置３は、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされる期間ではキャリブレーション動作を中止する。

図２に示すように、半導体装置３は、信号生成部４と、第１ラッチ部５と、選択ラッチ部６と、読み出し経路回路７と、マルチプレクサ８とを含む。
信号生成部４は、第１エントリコマンドＭＲＷ４１を受信する時点において、論理ハイレベルにイネーブルされる第１キャリブレーション信号ＣＡＬ４１を生成する。このとき、信号生成部４が第１エントリコマンドＭＲＷ４１を受信する前に、第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされたならば、信号生成部４は、第２キャリブレーション信号ＣＡＬ４８をディセーブルさせる。信号生成部４は、第１キャリブレーション信号ＣＡＬ４１とチップ選択信号ＣＳＢがイネーブルされる期間において、内部クロックＩＣＬＫＰをバッファリングしてストローブ信号ＣＡＬＳＴＢを生成する。信号生成部４は、第１キャリブレーション信号ＣＡＬ４１がイネーブルされる時点からクロックイネーブル信号ＣＫＥがイネーブルされる時点まで、論理ハイレベルにイネーブルされる制御信号ＣＯＮを生成する。

また、信号生成部４は、第２エントリコマンドＭＲＷ４８を受信する時点において、論理ハイレベルにイネーブルされる第２キャリブレーション信号ＣＡＬ４８を生成する。このとき、信号生成部４が第２エントリコマンドＭＲＷ４８を受信する前に、第１キャリブレーション信号ＣＡＬ４１が論理ハイレベルにイネーブルされたならば、信号生成部４は、第１キャリブレーション信号ＣＡＬ４１をディセーブルさせる。信号生成部４は、第２キャリブレーション信号ＣＡＬ４８とチップ選択信号ＣＳＢがイネーブルされる期間において、内部クロックＩＣＬＫＰをバッファリングしてストローブ信号ＣＡＬＳＴＢを生成する。信号生成部４は、第２キャリブレーション信号ＣＡＬ４８がイネーブルされる時点からクロックイネーブル信号ＣＫＥがイネーブルされる時点まで、論理ハイレベルにイネーブルされる制御信号ＣＯＮを生成する。

さらに、信号生成部４は、エグジットコマンドＭＲＷ４２を受信する時点において、論理ローレベルにディセーブルされる第１キャリブレーション信号ＣＡＬ４１および第２キャリブレーション信号ＣＡＬ４８を生成する。信号生成部４は、第１キャリブレーション信号ＣＡＬ４１および第２キャリブレーション信号ＣＡＬ４８がすべてディセーブルされる期間において、論理ローレベルにディセーブルされる制御信号ＣＯＮを生成する。
第１ラッチ部５は、ストローブ信号ＣＡＬＳＴＢに同期して、第１コマンドアドレスＣＡ＜１＞をラッチして第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞を生成する。

選択ラッチ部６は、第１キャリブレーション信号ＣＡＬ４１が論理ハイレベルにイネーブルされる期間において、ストローブ信号ＣＡＬＳＴＢに同期して、第２コマンドアドレスＣＡ＜２＞をラッチして選択ラッチコマンドアドレスＬＡＴＣＡ＜ＳＥＬ＞を生成する。また、選択ラッチ部６は、第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされる期間において、ストローブ信号ＣＡＬＳＴＢに同期して、第３コマンドアドレスＣＡ＜３＞をラッチして選択ラッチコマンドアドレスＬＡＴＣＡ＜ＳＥＬ＞を生成する。
読み出し経路回路７は、第１〜第３コマンドアドレスＣＡ＜１：３＞を受信し、メモリセル（図示せず）に格納されたデータＤＡＴＡを出力する。

マルチプレクサ８は、制御信号ＣＯＮが論理ハイレベルの期間において、第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞と選択ラッチコマンドアドレスＬＡＴＣＡ＜ＳＥＬ＞を出力信号ＯＵＴとしてコントローラ２に伝達し、制御信号ＣＯＮが論理ローレベルの期間において、データＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。

ここで、第１エントリコマンドＭＲＷ４１、第２エントリコマンドＭＲＷ４８、およびエグジットコマンドＭＲＷ４２は、コントローラ２で第１〜第３コマンドアドレスＣＡ＜１：３＞のレベルの組合せにより設定されてもよく、半導体装置３のモードレジスタセットで設定されてもよい。モードレジスタセットとは、半導体装置の動作中における特別な機能を定義するために、バーストタイプ、バースト長またはＣＡＳレイテンシなどを設定することをいう。

信号生成部４は、図３に示すように、キャリブレーション信号生成部４１と、ストローブ信号生成部４３と、制御信号生成部４５とを含む。
キャリブレーション信号生成部４１は、図４に示すように、第１キャリブレーション信号生成部４１１と、第２キャリブレーション信号生成部４１３と、組合せ部４１５とを含む。

第１キャリブレーション信号生成部４１１は、複数のインバータＩＶ４０〜ＩＶ４５と、ＮＡＮＤゲートＮＤ４０〜ＮＤ４２とを含む。このような構成の第１キャリブレーション信号生成部４１１は、第１エントリコマンドＭＲＷ４１を受信する時点から第２エントリコマンドＭＲＷ４８またはエグジットコマンドＭＲＷ４２を受信する時点まで、論理ハイレベルにイネーブルされる第１キャリブレーション信号ＣＡＬ４１を生成する。また、第１キャリブレーション信号ＣＡＬ４１は、パワーアップ信号ＰＷＲＵＰが論理ローレベルの期間で論理ローレベルにディセーブルされる。ここで、パワーアップ信号ＰＷＲＵＰは、外部電圧が予め設定されたレベルに達すると論理ハイレベルに遷移する。

第２キャリブレーション信号生成部４１３は、複数のインバータＩＶ４６〜ＩＶ５０と、ＮＡＮＤゲートＮＤ４３〜ＮＤ４５とを含む。このような構成の第２キャリブレーション信号生成部４１３は、第２エントリコマンドＭＲＷ４８を受信する時点から第１エントリコマンドＭＲＷ４１またはエグジットコマンドＭＲＷ４２を受信する時点まで、論理ハイレベルにイネーブルされる第２キャリブレーション信号ＣＡＬ４８を生成する。また、第２キャリブレーション信号ＣＡＬ４８は、パワーアップ信号ＰＷＲＵＰが論理ローレベルの期間で論理ローレベルにディセーブルされる。

組合せ部４１５は、ＮＡＮＤゲートＮＤ４６から構成され、第１キャリブレーション信号ＣＡＬ４１または第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされると、論理ハイレベルにイネーブルされるキャリブレーション信号ＣＡＬを生成する。
ストローブ信号生成部４３は、図５に示すように、駆動信号生成部４３１と、駆動ラッチ部４３２と、遅延バッファ部４３３と、出力部４３４とを含む。
駆動信号生成部４３１は、プリチャージ部４３１１と、スイッチング部４３１２と、クロスカップルド増幅部４３１３とを含む。

プリチャージ部４３１１は、複数のＰＭＯＳトランジスタＰ４３〜Ｐ４５から構成され、内部クロックＩＣＬＫＰが論理ローレベルの期間において、プルアップ駆動信号ＰＵおよびプルダウン駆動信号ＰＤを外部電圧ＶＤＤにプリチャージする。スイッチング部４３１２は、ＮＭＯＳトランジスタＮ４１から構成され、内部クロックＩＣＬＫＰが論理ハイレベルの期間でクロスカップルド増幅部４３１３をアクティブにする。クロスカップルド増幅部４３１３は、複数のＮＭＯＳトランジスタＮ４２〜Ｎ４５と、複数のＰＭＯＳトランジスタＰ４１〜Ｐ４２と、複数のインバータＩＶ４３１、ＩＶ４３２とから構成される。このような構成のクロスカップルド増幅部４３１３は、内部クロックＩＣＬＫＰが論理ハイレベルに、チップ選択信号ＣＳＢが論理ローレベルにイネーブルされる期間において、論理ハイレベルのプルダウン駆動信号ＰＤを生成する。

駆動ラッチ部４３２は、ＰＭＯＳトランジスタＰ４６と、ＮＭＯＳトランジスタＮ４６と、複数のインバータＩＶ４３３、ＩＶ４３４とから構成され、論理ハイレベルのプルダウン駆動信号ＰＤにより論理ハイレベルにラッチされたドライブ信号ＤＲＶを生成する。
遅延バッファ部４３３は、ＮＡＮＤゲートＮＤ４３３と、複数のインバータＩＶ４３５〜ＩＶ４３７と、複数のキャパシタＣ１〜Ｃ３とから構成され、キャリブレーション信号ＣＡＬが論理ハイレベルにイネーブルされる期間において、内部クロックＩＣＬＫＰをバッファリングして遅延内部クロックＩＣＬＫＰＤを生成する。

出力部４３４は、ＮＡＮＤゲートＮＤ４３４と、インバータＩＶ４３８とから構成され、ドライブ信号ＤＲＶが論理ハイレベルにイネーブルされる期間において、遅延内部クロックＩＣＬＫＰＤをバッファリングしてストローブ信号ＣＡＬＳＴＢを生成する。
このような構成のストローブ信号生成部４３は、キャリブレーション信号ＣＡＬが論理ハイレベルにイネーブルされ、チップ選択信号ＣＳＢが論理ローレベルにイネーブルされる期間において、内部クロックＩＣＬＫＰをバッファリングしてストローブ信号ＣＡＬＳＴＢを生成する。

制御信号生成部４５は、図６に示すように、第１パルス信号生成部４５１と、第２パルス信号生成部４５２と、第３パルス信号生成部４５３と、ＲＳラッチ部４５４と、バッファ４５５とを含む。
第１パルス信号生成部４５１は、複数のインバータＩＶ４５１〜ＩＶ４５５と、複数のキャパシタＣ４〜Ｃ６と、ＮＡＮＤゲートＮＤ４５１とから構成される。第１パルス信号生成部４５１は、第１キャリブレーション信号ＣＡＬ４１が論理ハイレベルにイネーブルされる時点からインバータＩＶ４５３〜ＩＶ４５５およびキャパシタＣ４〜Ｃ６により遅延される期間だけイネーブルされる第１パルス信号ＰＬＳ４１を生成する。

第２パルス信号生成部４５２は、複数のインバータＩＶ４５６〜ＩＶ４６０と、複数のキャパシタＣ７〜Ｃ９と、ＮＡＮＤゲートＮＤ４５２とから構成される。第２パルス信号生成部４５２は、第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされる時点からインバータＩＶ４５８〜ＩＶ４５６およびキャパシタＣ７〜Ｃ９により遅延される期間だけイネーブルされる第２パルス信号ＰＬＳ４８を生成する。

第３パルス信号生成部４５３は、複数のインバータＩＶ４６１〜ＩＶ４６５と、複数のキャパシタＣ１０〜Ｃ１２と、ＮＡＮＤゲートＮＤ４５３とから構成される。第３パルス信号生成部４５３は、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされる時点からインバータＩＶ４６３〜ＩＶ４６５およびキャパシタＣ１０〜Ｃ１２により遅延される期間だけイネーブルされる第３パルス信号ＰＬＳＣＫＥを生成する。

ＲＳラッチ部４５４は、２個のＮＡＮＤゲートＮＤ４５４、ＮＤ４５５から構成され、第１パルス信号ＰＬＳ４１および第２パルス信号ＰＬＳ４８をセット（Ｓｅｔ）信号として受信し、第３パルス信号ＰＬＳＣＫＥをリセット（Ｒｅｓｅｔ）信号として受信し、ラッチ信号ＬＡＴを生成する。ＲＳラッチ部４５４は、第１パルス信号ＰＬＳ４１または第２パルス信号ＰＬＳ４８が生成される時点から第３パルス信号ＰＬＳＣＫＥが生成される時点まで、論理ハイレベルにイネーブルされるラッチ信号ＬＡＴを生成する。また、ラッチ信号ＬＡＴは、パワーアップ信号ＰＷＲＵＰが論理ローレベルの期間で論理ローレベルにディセーブルされる。

バッファ４５５は、２個のインバータＩＶ４６６、ＩＶ４６７から構成され、ラッチ信号ＬＡＴをバッファリングして制御信号ＣＯＮを生成する。
このような構成の制御信号生成部４５は、第１キャリブレーション信号ＣＡＬ４１または第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされる時点からクロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされる時点まで、論理ハイレベルにイネーブルされる制御信号ＣＯＮを生成する。

第１ラッチ部５は、図７に示すように、複数のインバータＩＶ５１〜ＩＶ５４から構成され、ストローブ信号ＣＡＬＳＴＢに同期して、第１コマンドアドレスＣＡ＜１＞をラッチして第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞を生成する。
選択ラッチ部６は、図８に示すように、第２ラッチ部６１と、第３ラッチ部６２と、選択伝達部６３とから構成される。
第２ラッチ部６１は、複数のインバータＩＶ６１〜ＩＶ６４から構成され、第１キャリブレーション信号ＣＡＬ４１が論理ハイレベルにイネーブルされる期間において、ストローブ信号ＣＡＬＳＴＢに同期して、第２コマンドアドレスＣＡ＜２＞をラッチして第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞を生成する。
第３ラッチ部６２は、複数のインバータＩＶ６５〜ＩＶ６８から構成され、第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされる期間において、ストローブ信号ＣＡＬＳＴＢに同期して、第３コマンドアドレスＣＡ＜３＞をラッチして第３ラッチコマンドアドレスＬＡＴＣＡ＜３＞を生成する。

選択伝達部６３は、３個のＮＡＮＤゲートＮＤ６１〜ＮＤ６３から構成され、第１キャリブレーション信号ＣＡＬ４１が論理ハイレベルにイネーブルされる期間では、第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞を選択ラッチコマンドアドレスＬＡＴＣＡ＜ＳＥＬ＞として伝達し、第２キャリブレーション信号ＣＡＬ４８が論理ハイレベルにイネーブルされる期間では、第３ラッチコマンドアドレスＬＡＴＣＡ＜３＞を選択ラッチコマンドアドレスＬＡＴＣＡ＜ＳＥＬ＞として伝達する。

以下、上述した構成を有する半導体システムにおいて行われる動作を、図９を参照して説明する。
まず、Ｔ_１時点において、コントローラ２が、第１エントリコマンドＭＲＷ４１を半導体装置３に印加すると、第１キャリブレーション信号ＣＡＬ４１、キャリブレーション信号ＣＡＬ、および制御信号ＣＯＮが論理ハイレベルにイネーブルされる。
その後、クロックイネーブル信号ＣＫＥが論理ローレベルにディセーブルされる。半導体装置３がキャリブレーション動作を行うには、クロックイネーブル信号ＣＫＥがディセーブルされなければならない。

Ｔ_２時点において、第１ラッチ部５は、ストローブ信号ＣＡＬＳＴＢに同期して、第１コマンドアドレスＣＡ＜１＞をラッチして第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞を生成する。選択ラッチ部６は、ストローブ信号ＣＡＬＳＴＢに同期して、第２コマンドアドレスＣＡ＜２＞をラッチして第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞、Ｘを生成する。マルチプレクサ８は、制御信号ＣＯＮが論理ハイレベルにイネーブルされる期間において、第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞および第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞、Ｘを出力信号ＯＵＴとしてコントローラ２に伝達する。その後、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされると、制御信号ＣＯＮは論理ローレベルにディセーブルされる。マルチプレクサ８は、制御信号ＣＯＮが論理ローレベルにディセーブルされる期間において、第１〜第３コマンドアドレスＣＡ＜１：３＞を受信し、メモリセル（図示せず）に格納されたデータＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。

次に、Ｔ_３時点において、コントローラ２が、第２エントリコマンドＭＲＷ４８を半導体装置３に印加すると、第２キャリブレーション信号ＣＡＬ４８、キャリブレーション信号ＣＡＬ、および制御信号ＣＯＮが論理ハイレベルにイネーブルされる。
その後、クロックイネーブル信号ＣＫＥが論理ローレベルにディセーブルされる。半導体装置３がキャリブレーション動作を行うには、クロックイネーブル信号ＣＫＥがディセーブルされなければならない。

Ｔ_４時点において、第１ラッチ部５は、ストローブ信号ＣＡＬＳＴＢに同期して、第１コマンドアドレスＣＡ＜１＞をラッチして第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞を生成する。選択ラッチ部６は、ストローブ信号ＣＡＬＳＴＢに同期して、第３コマンドアドレスＣＡ＜３＞をラッチして第３ラッチコマンドアドレスＬＡＴＣＡ＜３＞、Ｙを生成する。マルチプレクサ８は、制御信号ＣＯＮが論理ハイレベルにイネーブルされる期間において、第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞および第３ラッチコマンドアドレスＬＡＴＣＡ＜３＞、Ｙを出力信号ＯＵＴとしてコントローラ２に伝達する。コントローラ２は、出力信号ＯＵＴがフィードバックされ、第１〜第３コマンドアドレスＣＡ＜１：３＞のセットアップ／ホールドタイムとスペックを比較して、第１〜第３コマンドアドレスＣＡ＜１：３＞のセットアップ／ホールドタイムを調整する。その後、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされると、制御信号ＣＯＮは論理ローレベルにディセーブルされる。マルチプレクサ８は、制御信号ＣＯＮが論理ローレベルにディセーブルされる期間において、第１〜第３コマンドアドレスＣＡ＜１：３＞を受信し、メモリセル（図示せず）に格納されたデータＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。

次に、Ｔ_５時点において、コントローラ２が、第１エントリコマンドＭＲＷ４１を半導体装置３に印加すると、第１キャリブレーション信号ＣＡＬ４１、キャリブレーション信号ＣＡＬ、および制御信号ＣＯＮが論理ハイレベルにイネーブルされる。
その後、クロックイネーブル信号ＣＫＥが論理ローレベルにディセーブルされる。半導体装置３がキャリブレーション動作を行うには、クロックイネーブル信号ＣＫＥがディセーブルされなければならない。

Ｔ_６時点において、第１ラッチ部５は、ストローブ信号ＣＡＬＳＴＢに同期して、第１コマンドアドレスＣＡ＜１＞をラッチして第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞を生成する。選択ラッチ部６は、ストローブ信号ＣＡＬＳＴＢに同期して、第２コマンドアドレスＣＡ＜２＞をラッチして第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞、Ｘを生成する。マルチプレクサ８は、制御信号ＣＯＮが論理ハイレベルにイネーブルされる期間において、第１ラッチコマンドアドレスＬＡＴＣＡ＜１＞および第２ラッチコマンドアドレスＬＡＴＣＡ＜２＞、Ｘを出力信号ＯＵＴとしてコントローラ２に伝達する。その後、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされると、制御信号ＣＯＮは論理ローレベルにディセーブルされる。マルチプレクサ８は、制御信号ＣＯＮが論理ローレベルにディセーブルされる期間において、第１〜第３コマンドアドレスＣＡ＜１：３＞を受信し、メモリセル（図示せず）に格納されたデータＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。

次に、Ｔ_７時点において、コントローラ２が、エグジットコマンドＭＲＷ４２を印加すると、第１キャリブレーション信号ＣＡＬ４１およびキャリブレーション信号ＣＡＬは論理ローレベルにディセーブルされる。その後、クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされ、半導体装置３はキャリブレーション動作を中止する。クロックイネーブル信号ＣＫＥが論理ハイレベルにイネーブルされるため、制御信号ＣＯＮは論理ローレベルにディセーブルされる。マルチプレクサ８は、制御信号ＣＯＮが論理ローレベルにディセーブルされる期間において、第１〜第３コマンドアドレスＣＡ＜１：３＞を受信し、メモリセル（図示せず）に格納されたデータＤＡＴＡを出力信号ＯＵＴとしてコントローラ２に伝達する。
以上のように、本実施形態の半導体システムは、コマンドアドレスの数がデータパッドの数より多い場合にも、コマンドアドレスをラッチしてセットアップ／ホールドタイムを調整することができる。

２コントローラ
３半導体装置
ＣＫＥクロックイネーブル信号
ＣＡコマンドアドレス
ＣＳＢチップ選択信号
ＭＲＷ４１第１エントリコマンド
ＭＲＷ４８第２エントリコマンド
ＯＵＴ出力信号
ＤＡＴＡデータ

Claims

半導体装置と、
前記半導体装置から出力される出力信号を受信するコントローラとを備えた半導体システムであって、
前記コントローラが、クロックイネーブル信号、第１コマンドアドレス、第２コマンドアドレス、第３コマンドアドレス、チップ選択信号、第１エントリコマンド、第２エントリコマンド、およびエグジットコマンドを前記半導体装置に出力し、
前記半導体装置が、前記チップ選択信号および前記第１エントリコマンドに応答して前記第１コマンドアドレスおよび前記第２コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達し、前記チップ選択信号および前記第２エントリコマンドに応答して前記第１コマンドアドレスおよび前記第３コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達し、前記クロックイネーブル信号および前記エグジットコマンドに応答して前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスにより生成されたデータを前記出力信号として前記コントローラに伝達することを特徴とする半導体システム。
前記コントローラが、前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスをラッチした前記出力信号を受信し、前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスのセットアップ／ホールドタイムを調整することを特徴とする請求項１に記載の半導体システム。
前記半導体装置が、前記クロックイネーブル信号がディセーブルされる期間において、前記第１エントリコマンドに応答して前記第１コマンドアドレスおよび前記第２コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達し、前記第２エントリコマンドに応答して前記第１コマンドアドレスおよび前記第３コマンドアドレスをラッチして前記出力信号として前記コントローラに伝達することを特徴とする請求項１に記載の半導体システム。
前記半導体装置が、
内部クロック、前記クロックイネーブル信号、前記チップ選択信号、前記第１エントリコマンド、前記第２エントリコマンド、前記エグジットコマンドに応答して、ストローブ信号と第１キャリブレーション信号と第２キャリブレーション信号と制御信号とを生成する信号生成部と、
前記ストローブ信号に応答して、前記第１コマンドアドレスをラッチして第１ラッチコマンドアドレスを生成する第１ラッチ部と、
前記ストローブ信号と前記第１キャリブレーション信号と前記第２キャリブレーション信号とに応答して、前記第２コマンドアドレスまたは前記第３コマンドアドレスをラッチして選択ラッチコマンドアドレスを生成する選択ラッチ部と、
前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスを受信し、前記データを生成する読み出し経路回路と、
前記制御信号に応答して、前記データまたは前記第１ラッチコマンドアドレスおよび前記選択ラッチコマンドアドレスを前記出力信号として前記コントローラに伝達するマルチプレクサとを含むことを特徴とする請求項１に記載の半導体システム。
前記信号生成部が、
前記第１エントリコマンドと前記第２エントリコマンドと前記エグジットコマンドとに応答して、キャリブレーション信号と前記第１キャリブレーション信号と前記第２キャリブレーション信号とを生成するキャリブレーション信号生成部と、
前記チップ選択信号と前記内部クロックと前記キャリブレーション信号とに応答して、前記ストローブ信号を生成するストローブ信号生成部と、
前記第１キャリブレーション信号と前記第２キャリブレーション信号と前記クロックイネーブル信号に応答して、前記制御信号を生成する制御信号生成部とを含むことを特徴とする請求項４に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第１エントリコマンドに応答してイネーブルされるとともに、前記第２エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第１キャリブレーション信号を生成することを特徴とする請求項５に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第２エントリコマンドに応答してイネーブルされるとともに、前記第１エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第２キャリブレーション信号を生成することを特徴とする請求項５に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第１キャリブレーション信号または前記第２キャリブレーション信号がイネーブルされる場合にイネーブルされる前記キャリブレーション信号を生成することを特徴とする請求項５に記載の半導体システム。
前記キャリブレーション信号生成部が、
前記第１エントリコマンドに応答してイネーブルされるとともに、前記第２エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第１キャリブレーション信号を生成する第１キャリブレーション信号生成部と、
前記第２エントリコマンドに応答してイネーブルされるとともに、前記第１エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第２キャリブレーション信号を生成する第２キャリブレーション信号生成部とを含むことを特徴とする請求項５に記載の半導体システム。
前記ストローブ信号生成部が、前記キャリブレーション信号および前記チップ選択信号がイネーブルされる期間において、前記内部クロックをバッファリングして前記ストローブ信号を生成することを特徴とする請求項５に記載の半導体システム。
前記ストローブ信号生成部が、
前記チップ選択信号および前記内部クロックに応答して、プルアップ駆動信号およびプルダウン駆動信号を生成する駆動信号生成部と、
前記プルアップ駆動信号および前記プルダウン駆動信号に応答して、ドライブ信号を生成する駆動ラッチ部と、
前記キャリブレーション信号がイネーブルされる期間において、前記内部クロックをバッファリングして遅延内部クロックを生成する遅延バッファ部と、
前記ドライブ信号および前記遅延内部クロックを受信し、前記ストローブ信号を生成する出力部とを含むことを特徴とする請求項５に記載の半導体システム。
前記駆動信号生成部が、
前記内部クロックに応答してターンオンされるスイッチング部と、
前記内部クロックに応答して、前記プルアップ駆動信号および前記プルダウン駆動信号をプリチャージするプリチャージ部と、
前記チップ選択信号に応答して、前記プルアップ駆動信号および前記プルダウン駆動信号を生成するクロスカップルド増幅部とを含むことを特徴とする請求項１１に記載の半導体システム。
前記制御信号生成部が、前記第１エントリコマンドまたは前記第２エントリコマンドに応答してイネーブルされるとともに、前記クロックイネーブル信号に応答してディセーブルされる前記制御信号を生成することを特徴とする請求項５に記載の半導体システム。
前記制御信号生成部が、
前記第１キャリブレーション信号に応答して、第１パルス信号を生成する第１パルス信号生成部と、
前記第２キャリブレーション信号に応答して、第２パルス信号を生成する第２パルス信号生成部と、
前記クロックイネーブル信号に応答して、第３パルス信号を生成する第３パルス信号生成部と、
前記第１パルス信号および前記第２パルス信号をセット信号として受信し、前記第３パルス信号をリセット信号として受信し、前記制御信号を生成するＲＳラッチ部とを含むことを特徴とする請求項５に記載の半導体システム。
前記選択ラッチ部が、前記第１キャリブレーション信号がイネーブルされる期間において、前記ストローブ信号に応答して、前記第２コマンドアドレスをラッチして前記選択ラッチコマンドアドレスとして生成し、前記第２キャリブレーション信号がイネーブルされる期間において、前記ストローブ信号に応答して、前記第３コマンドアドレスをラッチして前記選択ラッチコマンドアドレスとして生成することを特徴とする請求項４に記載の半導体システム。
前記選択ラッチ部が、
前記ストローブ信号に応答して、前記第２コマンドアドレスをラッチして第２ラッチコマンドアドレスを生成する第２ラッチ部と、
前記ストローブ信号に応答して、前記第３コマンドアドレスをラッチして第３ラッチコマンドアドレスを生成する第３ラッチ部と、
前記第１キャリブレーション信号および前記第２キャリブレーション信号に応答して、前記第２コマンドアドレスまたは前記第３コマンドアドレスを選択的に前記選択ラッチコマンドアドレスとして生成する選択伝達部とを含むことを特徴とする請求項４に記載の半導体システム。
内部クロック、クロックイネーブル信号、チップ選択信号、第１エントリコマンド、第２エントリコマンド、およびエグジットコマンドに応答して、ストローブ信号と第１キャリブレーション信号と第２キャリブレーション信号と制御信号とを生成する信号生成部と、
前記ストローブ信号に応答して、第１コマンドアドレスをラッチして第１ラッチコマンドアドレスを生成する第１ラッチ部と、
前記ストローブ信号と前記第１キャリブレーション信号と前記第２キャリブレーション信号とに応答して、第２コマンドアドレスまたは第３コマンドアドレスをラッチして選択ラッチコマンドアドレスを生成する選択ラッチ部と、
前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスを受信し、データを生成する読み出し経路回路と、
前記制御信号に応答して、前記データまたは前記第１ラッチコマンドアドレスおよび前記選択ラッチコマンドアドレスを出力信号として伝達するマルチプレクサとを含むことを特徴とする半導体システム。
前記第１エントリコマンドと前記第２エントリコマンドと前記エグジットコマンドはモードレジスタセットにより設定され、前記出力信号を受信し、前記第１コマンドアドレスと前記第２コマンドアドレスと前記第３コマンドアドレスのセットアップ／ホールドタイムを調整するコントローラをさらに含むことを特徴とする請求項１７に記載の半導体システム。
前記信号生成部が、
前記第１エントリコマンドと前記第２エントリコマンドと前記エグジットコマンドに応答して、キャリブレーション信号と前記第１キャリブレーション信号と前記第２キャリブレーション信号を生成するキャリブレーション信号生成部と、
前記チップ選択信号と前記内部クロックと前記キャリブレーション信号とに応答して、前記ストローブ信号を生成するストローブ信号生成部と、
前記第１キャリブレーション信号と前記第２キャリブレーション信号と前記クロックイネーブル信号に応答して、前記制御信号を生成する制御信号生成部とを含むことを特徴とする請求項１８に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第１エントリコマンドに応答してイネーブルされるとともに、前記第２エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第１キャリブレーション信号を生成することを特徴とする請求項１９に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第２エントリコマンドに応答してイネーブルされるとともに、前記第１エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第２キャリブレーション信号を生成することを特徴とする請求項１９に記載の半導体システム。
前記キャリブレーション信号生成部が、前記第１キャリブレーション信号または前記第２キャリブレーション信号がイネーブルされる場合にイネーブルされる前記キャリブレーション信号を生成することを特徴とする請求項１９に記載の半導体システム。
前記キャリブレーション信号生成部が、
前記第１エントリコマンドに応答してイネーブルされるとともに、前記第２エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第１キャリブレーション信号を生成する第１キャリブレーション信号生成部と、
前記第２エントリコマンドに応答してイネーブルされるとともに、前記第１エントリコマンドまたは前記エグジットコマンドに応答してディセーブルされる前記第２キャリブレーション信号を生成する第２キャリブレーション信号生成部とを含むことを特徴とする請求項１９に記載の半導体システム。
前記ストローブ信号生成部が、前記キャリブレーション信号および前記チップ選択信号がイネーブルされる期間において、前記内部クロックをバッファリングして前記ストローブ信号を生成することを特徴とする請求項１９に記載の半導体システム。
前記ストローブ信号生成部が、
前記チップ選択信号および前記内部クロックに応答して、プルアップ駆動信号およびプルダウン駆動信号を生成する駆動信号生成部と、
前記プルアップ駆動信号および前記プルダウン駆動信号に応答して、ドライブ信号を生成する駆動ラッチ部と、
前記キャリブレーション信号がイネーブルされる期間において、前記内部クロックをバッファリングして遅延内部クロックを生成する遅延バッファ部と、
前記ドライブ信号および前記遅延内部クロックを受信し、前記ストローブ信号を出力する出力部とを含むことを特徴とする請求項１９に記載の半導体システム。
前記駆動信号生成部が、
前記内部クロックに応答してターンオンされるスイッチング部と、
前記内部クロックに応答して、前記プルアップ駆動信号および前記プルダウン駆動信号をプリチャージするプリチャージ部と、
前記チップ選択信号に応答して、前記プルアップ駆動信号および前記プルダウン駆動信号を生成するクロスカップルド増幅部とを含むことを特徴とする請求項２５に記載の半導体システム。
前記制御信号生成部が、前記第１エントリコマンドまたは前記第２エントリコマンドに応答してイネーブルされるとともに、前記クロックイネーブル信号に応答してディセーブルされる前記制御信号を生成することを特徴とする請求項１９に記載の半導体システム。
前記制御信号生成部が、
前記第１キャリブレーション信号に応答して、第１パルス信号を生成する第１パルス信号生成部と、
前記第２キャリブレーション信号に応答して、第２パルス信号を生成する第２パルス信号生成部と、
前記クロックイネーブル信号に応答して、第３パルス信号を生成する第３パルス信号生成部と、
前記第１パルス信号および前記第２パルス信号をセット信号として受信し、前記第３パルス信号をリセット信号として受信し、前記制御信号を生成する第３ＲＳラッチ部とを含むことを特徴とする請求項１９に記載の半導体システム。
前記選択ラッチ部が、前記第１キャリブレーション信号がイネーブルされる期間において、前記ストローブ信号に応答して、前記第２コマンドアドレスをラッチして前記選択ラッチコマンドアドレスとして生成し、前記第２キャリブレーション信号がイネーブルされる期間において、前記ストローブ信号に応答して、前記第３コマンドアドレスをラッチして前記選択ラッチコマンドアドレスとして生成することを特徴とする請求項１７に記載の半導体システム。
前記選択ラッチ部が、
前記ストローブ信号に応答して、前記第２コマンドアドレスをラッチして第２ラッチコマンドアドレスを生成する第２ラッチ部と、
前記ストローブ信号に応答して、前記第３コマンドアドレスをラッチして第３ラッチコマンドアドレスを生成する第３ラッチ部と、
前記第１キャリブレーション信号および前記第２キャリブレーション信号に応答して、前記第２コマンドアドレスまたは前記第３コマンドアドレスを選択的に前記選択ラッチコマンドアドレスとして生成する選択伝達部とを含むことを特徴とする請求項１７に記載の半導体システム。
コントローラが、第１コマンドアドレス、第２コマンドアドレス、第３コマンドアドレス、第１エントリコマンド、クロックイネーブル信号、およびチップ選択信号を半導体装置に印加するステップと、
前記半導体装置が、前記クロックイネーブル信号がディセーブルされ、前記チップ選択信号がイネーブルされる期間において、前記第１コマンドアドレスおよび前記第２コマンドアドレスをラッチした第１ラッチコマンドアドレスおよび第２ラッチコマンドアドレスを生成して前記コントローラに伝送するステップと、
前記コントローラが、前記第１コマンドアドレス、前記第２コマンドアドレス、前記第３コマンドアドレス、第２エントリコマンド、前記クロックイネーブル信号、および前記チップ選択信号を前記半導体装置に印加するステップと、
前記半導体装置が、前記クロックイネーブル信号がディセーブルされ、前記チップ選択信号がイネーブルされる期間において、前記第１コマンドアドレスをラッチした第１ラッチコマンドアドレスおよび前記第３コマンドアドレスをラッチした第３ラッチコマンドアドレスを生成して前記コントローラに伝送するステップと、
前記コントローラが、前記第１ラッチコマンドアドレスと前記第２ラッチコマンドアドレスと前記第３ラッチコマンドアドレスのセットアップ／ホールドタイムを調整するステップとを含むことを特徴とするコマンドアドレスのセットアップ／ホールドタイム調整方法。
前記コントローラが前記第１ラッチコマンドドレスと前記第２ラッチコマンドアドレスと前記第３ラッチコマンドアドレスのセットアップ／ホールドタイムを調整するステップが、
前記コントローラが、前記第１コマンドアドレス、前記第２コマンドアドレス、前記第３コマンドアドレス、エグジットコマンド、および前記クロックイネーブル信号を前記半導体装置に印加するステップと、
前記半導体装置が、前記クロックイネーブル信号がイネーブルされる期間において、前記第１コマンドアドレス、前記第２コマンドアドレス、および前記第３コマンドアドレスにより生成されたデータを前記コントローラに伝送するステップとをさらに含むことを特徴とする請求項３１に記載のコマンドアドレスのセットアップ／ホールドタイム調整方法。